zhiweiqiang33 发表于 2017-2-13 11:09:42

新手求助verilog设计遇到的问题

数据收发采用串行传输协议，串行数据位宽1bit。数据采用双沿传输，上升传输奇数位、下降沿传输偶数位。系统时钟提供的是160MHz，数据收发采用的时钟速率是40MHz。为减少功耗及降低干扰，时钟不是持续输出，有参数要传输时发送时钟和数据，没有数据时，时钟和数据都为低。求大神帮忙！

zxopenljx 发表于 2025-2-28 16:19:29

新手求助verilog设计遇到的问题
页: [1]
查看完整版本: 新手求助verilog设计遇到的问题