3.7 DS18B20使用过程中的注意事项
DS1820虽然具有测温系统简单、测温精度高、连接方便、占用口线少等优点，但在实际应用中也应注意以下几方面的问题：
（1） 小的硬件开销需要相对复杂的软件进行补偿，由于DS18B20与微处理器间采用串行数据传送，因此 ，在对DS18B20进行读写编程时，必须严格的保证读写时序，否则将无法读取测温结果。在使用PL/M、C等高级语言进行系统程序设计时，对 DS18B20操作部分最好采用汇编语言实现。
（2） 在DS18B20的有关资料中均未提及单总线上所挂DS18B20数量问题，容易使人误认为可以挂任意多个 DS18B20，在实际应用中并非如此。当单总线上所挂DS18B20超过8个时，就需要解决微处理器的总线驱动问题，这一点在进行多点测温系统设计时 要加以注意。
（3） 连接DS18B20的总线电缆是有长度限制的。试验中，当采用普通信号电缆传输长度超过50m时，读取的测温数据将发生错误。当将总线电缆改为双绞线带屏蔽电缆时，正常通讯距离可达150m，当采用每米绞合次数更多的双绞线带屏蔽电缆时，正常通讯距离进一步加长。这种情况主要是由总线分布电容使信号波形产生畸变造成的。因此，在用DS1820进行长距离测温系统设计时要充分考 虑总线分布电容和阻抗匹配问题。
（4） 在DS18B20测温程序设计中，向DS18B20发出温度转换命令后，程序总要等待DS18B20的返回信号，一旦某个DS18B20接触不好或断线，当程序读该DS18B20时，将没有返回信号，程序进入死循环。这一点在进行DS18B20硬件连接和软件设计时也要给予一定的重视。测温电缆线建议采用屏蔽4芯双绞线，其中一对线接地线与信号线，另一组接VCC和地线，屏蔽层在源端单点接地。
本帖最后由 小舍YZ 于 2017-4-1 11:11 编辑
第4章 Quarters II软件简介
4.1 Quartus II软件概况
QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
QuartusII可以在XP、Linux以及Unix上使用，除了可以使用TCL脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。
QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
此外，QuartusII 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对MaxplusII 的更新支持，QuartusII 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在QuartusII 中包含了许多诸如SignalTapII、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII 友好的图形界面及简便的使用方法。
4.2 软件界面简介
启动QuartusⅡ 8.1，单击开始按扭，在程序菜单中选择QuartusⅡ8.1 ，可以启动QuartusⅡ8.1。其初始界面如图4-1所示。新建工程方法如图4-2。
在图4-2中的第一个空白处需添入新建工程工作目录的路径，为便于管理，Quartus II软件要求每一个工程项目及其相关文件都统一存储在单独的文件夹中。第二个空白处需添入新建的工程名称。第三个空白处需添入的是工程的顶层设计实体名称，要求顶层设计实体名称和新建的工程名称保持一致。
图4-1 软件启动界面
图4-2 新建工程界面
4.3QuartusII的设计流程
QuartusII软件包括不同的设计输入方法（原理图、文本）、综合仿真工具、时限分析工具、功率评估工具、PLD布局布线工具和产品验证工具。QuartusII软件允许在设计流程的每个阶段使用QuartusII图形用户界面、EDA工具界面或命令行界面，用户可以根据设计的需要选择整个设计流程用一个界面完成还使用多个界面完成。QuartusII的设计流程如图4-3所示。
图4-3 Quartus II的设计流程
1、将所设计的电路的逻辑功能按照开发系统要求的形式表达出来的过程称为设计输入。
设计输入有如下三种方式：
（1） 原理图输入方式
适用于对系统及各部分电路很熟悉的场合。
（2） 硬件描述语言输入方式
硬件描述语言是用文本方式描述设计，硬件描述语言有ABEL、AHDL、VHDL、Verilog等，其中VHDL和Verilog已成为IEEE标准。
（3） 波形输入方式
2、QuartusⅡ编译器的主要任务是对设计项目进行检查并完成逻辑综合，同时将项目最终设计结果生成器件的下载文件。编译开始前，可以先对工程的参数进行设置。全编译的过程包括分析与综合（Analysis & Synthesis）、适配（Fitter）、编程（Assembler）、时序分析(Classical Timing Analysis) 。
选择QuartusⅡ主窗口Process菜单下Start Compilation命令，或者在主窗口的工具栏上直接点击快捷按钮可以进行全编译。
分步编译就是使用对应命令分步执行对应的编译环节，每完成一个编译环节，生成一个对应的编译报告。分步编译跟全编译一样分为四步：
第一，分析与综合（Analysis & Synthesis） ：设计文件进行分析和检查输入文件是否有错误，对应的菜单命令是QuartusⅡ主窗口Process菜单下Start\Start Analysis & Synthesis，对应的快捷图标是在主窗口的工具栏上的；第二，适配（Fitter） ：在适配过程中，完成设计逻辑器件中的布局布线、选择适当的内部互连路径、引脚分配、逻辑元件分配等，对应的菜单命令是QuartusⅡ主窗口Process菜单下Start\Start Fitter ；（注：两种编译方式引脚分配有所区别 ）。第三，编程（Assembler） ：产生多种形式的器件编程映像文件 ，通过软件下载到目标器件当中去，对应的菜单命令是QuartusⅡ主窗口Process菜单下Start\Start Assemble；最后，时序分析(Classical Timing Analyzer) ：计算给定设计与器件上的延时，完成设计分析的时序分析和所有逻辑的性能分析，菜单命令是QuartusⅡ主窗口Process菜单下Start\Start Classical Timing Analyzer 。完成以后，编译报告窗口Compilation Report会报告工程文件编译的相关信息，如编译的顶层文件名、目标芯片的信号、引脚的数目等等。
图4-4编译界面
图4-5编译报告
3、建立仿真波形文件:在主菜单中选择File/New选项，在弹出的New对话框中选择Vector Waveform File。在波形编辑方式下， 执行Edit菜单中的 Insert Node or Bus命令，或者在波形编辑器左边Name列的空白处点击鼠标右键，弹出的Insert Nodeor Bus对话框。点击Insert Nodeor Bus对话框中的Node Finder…按钮，弹出Node Finder窗口，在此窗口中添加信号节点，之后就可以进行仿真了。
第5章温度控制器的设计总流程
5.1 温度控制器系统结构图
，，，，，，，，，，未完待续，，，，，，，，，
基于FPGA的多功能温度控制器设计
