论坛 › FPGA学习步骤 › 跟李凡老师学FPGA扩频通信D02：串行通信设计（20170419课堂笔记）

lcytms 发表于 2017-7-24 22:45:24

0933
        （同学分享）。
        1.1顶层设计。

lcytms 发表于 2017-7-24 22:47:24

0934
        （同学分享）。
        1.1顶层设计。
        64位。
        既然它是跟缓冲打交道，就有缓冲器的写请求。
        既然跟FIFO的缓冲器打交道，那么就有握手。
        Full，满了就写不进去。
        是输出的。

FPGA_one 发表于 2017-7-25 09:11:33

跟李凡老师学FPGA扩频通信D02：串行通信汉明纠错码（20170419课堂笔记）

lcytms 发表于 2017-9-3 16:31:35

0935
        （同学分享）。
        1.1顶层设计。
        你不这么做，你后面那些精确的分析就得不到。
        Data_out，也是63:0。
        这个显然是来自接收缓冲器的。
        接收FIFO，肯定也要有对应的读请求。

lcytms 发表于 2017-9-3 16:32:41

0936
        （同学分享）。
        1.1顶层设计。
        我们做这个设计，磨刀不误砍材工。
        它不会影响你研发的时间的。
        要握手，读的时候是空的，但是我这次建议你做用量。
        读方向上的用量。

lcytms 发表于 2017-9-3 16:34:08

0937
        （同学分享）。
        1.1顶层设计。
        读方向上的用量，我们做256级的缓存。7:0。
        这样，内核逻辑就可以监控读方向上的用量。
        到达一定的数值，就一定要把它读出来。
        绝对不能让读缓存满了。

lcytms 发表于 2017-9-3 16:35:26

0938
        Line_out。
        然后是line_in。
        然后是parity的error线。

lcytms 发表于 2017-9-3 16:37:38

0939
        （同学分享）。
        1.1顶层设计。

lcytms 发表于 2017-9-3 16:38:33

0940
        （同学分享）。
        1.2顶层架构。

lcytms 发表于 2017-9-3 16:39:27

0941
        （同学分享）。
        1.2顶层架构。
        发送器。

查看完整版本: 跟李凡老师学FPGA扩频通信D02：串行通信设计（20170419课堂笔记）