基于CPLD的VGA视频显示系统的设计之二
当从SRAM中读取数据时：首先使能片选；UB、LB时钟处于有效状态；WE为高，时钟处于无效状态；主要由OE的时序来控制使其符合读时序图，才能正确地读出存储器中的数据。在向SRAM中写入数据时，同样首先使能片选；UB、LB时钟处于有效状态；OE为高，时钟处于无效状态；主要由WE的时序来控制使之符合写时序图，才能向存储器正确写入数据。
CPLD与SRAM组成的缓冲模块的通信
CPLD与SRAM组成的缓冲通信模块，即如何乒乓读写SRAM机制。设定一个读写标志FLAG，当一块SRAM写满一帧图像时，FLAG会出现“1”到“0”或者“0”到“1”的跳变，同时切换数据流的流向，写另一块SRAM，同时切换输出至后级DAC的数据流；如此循环，软件流程图如图6所示。
图6 缓冲模块通信软件流程图
VGA时序发生器设计
VGA标准时序参考图如图7所示，并用VERILOGHDL设计For VESA 800*600 @ 60Hz:VGA时序的源代码：
图7 VGA标准时序参考图
系统分析
经过反复测试，系统能够将采集端数据实时传送到显示器上，具体性能指标如下：
视频输出：VGA视频输出
视频显示DA转换精度： 10bit
图像输出标准： SVGA（75Hz， 800×600）
显示分辨率: 10bit
结语
该VGA视频显示系统不但可以稳定地采集图像数据，而且可以实时将数据传输到CRT显示器，便于以后人工综合分析、处理。它特别适用于大型商场等显示端，可以说是一个理想的解决方案。
CPLD的VGA视频显示系统的设计
页:
[1]
