来我大帝都的实习经历
北京实习 大连民族大学 通信专业用计算机语言设计一个数字电路系统，其实本质就是用一种语言系统描述一个硬件模型，因此这样的语言又称为描述语言或使用缩写HDL，虽然，现在的HDL已经有多种语言版本，而且在发展中。与其他类型的计算机语言不通，HDL语言着重在描述上，或者称建模。努力弄清楚这点非常重要。例如，C语言的最终目的是生成一系列的计算机指令，而HDL则是建立一个电路模型。这个电路模型应该具有全部电路特征；必要的输入和输出，必要的内部信号，特定的逻辑和时序行为。
用HDL描述的抽象硬件电路模型，Verilog称为Module，VHDL称为Componet
FPGA是由许多单元（cell）组成，cell由LUT,IOE,MEMORY和DSP组成
EDA首先将源HDL模型转变为基本的门级网表，这称为编译。
EDA随后再为这些基本门模型分配具体的cell，这个步骤称为映射。
为了检验抽象电路代码是否正确，则需要像真实电路那样对其进行测试，这种对抽象电路模型进行的仿真，称为验证。
为了进行这样的验证，需要单独编写一段HDL代码，建立一个用于测试目的的模型，这样的模型称为Testbench
逻辑组合电路中的冒险与竞争
竞争：在组合电路中，信号经由不同的途径达到某一汇点的时间有先有后。
冒险：由于竞争而引起电路输出发生瞬间错误现象，表现为输出端出现了原设计中没有的脉冲，常常成为毛刺。
个人感受：
到北京实习的第二天，终于正式开始了FPGA的学习，从新建工程到二路选择器，再到流水灯，状态机，也彻底搞明白FPGA与MCU的区别。今天的感触其实还挺多的，虽然只是老师带着学，带着写，但是同学们依然会遇到各种各样奇葩的问题，总是，也都是自己不熟练造成的，也希望通过这几天的学习，可以让自己的操作更加的行云流水。
渐渐也能明白，如果选择找工作，没两把刷子是肯定不行的，尽可能的强大自己吧，不仅是在专业技术上，在为人处世和说话上也需要多加锻炼，加油！自己。 厉害呀大兄弟
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