CycloneII的内核逻辑极限速度
CycloneII的内核逻辑极限速度关于CycloneII的内核逻辑极限速度，可以查询手册中PLL输出时钟上限，也可以查询LE寄存器的建立和保持，以及四输入查找表的延迟：
CycloneII手册（handbook）第一卷（Volume I），第一章（Section I）中的第5节直流特性和时序说明（DC Characters and Timing specification），其中的锁相环时序说明（PLL Timing Specification）（170页）
在C8系统中，PLL的最高输出频率为402.5，设计约束为400M，故正好通过。
虽然最高频率Fmax为434M，但C8是做不到的，根据手册，C7和C6都可以。
约束Constrain也是重要的，即当前电路有这个速度性能，EDA就可以通过约束达到目标性能。但如果当前电路设计不具备目标速度性能，则无论如何约束都不会有结果的。 CycloneII的内核逻辑极限速度 在C8系统中，PLL的最高输出频率为402.5，设计约束为400M 很赞 。。。。。。。。。 陈飞龙 发表于 2017-6-22 09:41
在C8系统中，PLL的最高输出频率为402.5，设计约束为400M
:lol :lol :lol :lol :lol 关于CycloneII的内核逻辑极限速度，可以查询手册中PLL输出时钟上限，也可以查询LE寄存器的建立和保持，以及四输入查找表的延迟：
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