小舍YZ 发表于 2017-6-21 19:22:19

关于为同步计数器提速

关于为同步计数器提速：

1. 从数学模型，展开与行为语句综合的门级网表的对比，进行分析
2. 如果明确是组合电路级联导致速度变慢的结论，是否可以为每一级级联逻辑插入寄存器
3. 一定要明确，采用多输入的与门以避免级联是不可能的。这是因为FPGA的LE中，其任意逻辑的得到，是源于四输入查找表，多于四个输入端，EDA仍然会级联。
4. 如果级联不可避免，在级联逻辑插入寄存器后，潜伏期如何解决。

晓灰灰 发表于 2017-6-22 09:42:40

开与行为语句综合的门级网表的对比，进行分析
页: [1]
查看完整版本: 关于为同步计数器提速