Xilinx FPGA芯片底层单元的使用
Xilinx FPGA芯片底层单元的使用Xilinx全局时钟网络的使用
在 Xilinx 系列 FPGA 产品中，全局时钟网络是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。其时钟分配树结构如图4-108所示。
图4-108Xilinx FPGA全局时钟分配树结构
针对不同类型的器件，Xilinx公司提供的全局时钟网络在数量、性能等方面略有区别，下面以Virtex-4系列芯片为例，简单介绍FPGA全局时钟网络结构。
Virtex-4系列FPGA利用1.2V、90nm三栅极氧化层技术制造而成，与前一代器件相比，具备灵活的时钟解决方案，多达80个独立时钟与20个数字时钟管理器，差分全局时钟控制技术将歪斜与抖动降至最低。以全铜工艺实现的全局时钟网络，加上专用时钟缓冲与驱动结构，从而可使全局时钟到达芯片内部所有的逻辑可配置单元，且I/O单元以及块RAM的时延和抖动最小，可满足高速同步电路对时钟触发沿的苛刻需求。
在FPGA设计中，FPGA全局时钟路径需要专用的时钟缓冲和驱动，具有最小偏移和最大扇出能力，因此最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟，去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟，因为对于一个设计项目来说，全局时钟是最简单和最可预测的时钟。
在软件代码中，可通过调用原语 IBUFGP来使用全局时钟。IBUFGP的基本用法是：
IBUFGP U1(.I(clk_in), .O(clk_out));
全局时钟网络对FPGA设计性能的影响很大，所以本书在后面还会更深入、更全面地介绍全局时钟网络以及相关使用方法。
谢谢楼主的分享
页:
[1]
