DDR SDRAM控制器的EDK实现
DDR SDRAM控制器的EDK实现1．DDR SDRAM控制器的基本要求
内存控制器的功能是监督控制数据从内存载入/载出，并对数据的完整性进行检测。一般来讲，DDR控制器的开发难度是比较大的，其基本要求有：
• 可配置的数据突发长度2、4、8；
• 可配置的CAS等待时间1. 5、2、2. 5、3；
• 支持的DDR SDRAM命令包括：设置模式寄存器（LOAD_MR） 、自动刷新（AUTO_REFRESH）、预充电（PRECHARGE）、活（ACTIVE）、自动预充读（READA）、自动预充写（WR ITEA）、突发停止（BURST_STOP）、空操作（NOP）；
• 接口速率大于等于50MHz，双倍数据速率；
2．DDR SDRAM控制器的EDK实现
Xilinx的EDK开发环境中，提供了DDR SDRAM的控制器IP Core，可以让用户在短短几分钟之内完成DDR控制器的开发，极大地节约了研发周期。下面用一个实例在详细说明EDK平台上快速开发SDRAM控制器的步骤和软硬件调试方法。
例9-15 在Spartan 3E Starter开发板上，利用EDK实现DDR SDRAM接口控制器的软、硬件平台。
1）运行ISE9.1，利用BSB向导建立新的工程，如图9-136所示。
2）单击“OK”按键，输入工程目录，如图9-137所示。
图9-136 利用EDK建立新的工程 图9-137 输入EDK工程路径示意图
3）单击“OK”按键，进入BSB配置页面，选择新建工程选项，如图9-138所示。
图9-138 BSB建立工程示意图
4）单击“Next”按键，进入电路板选择界面，在“Select board”栏选择“I would like to creat a system for the following board”；“Board Vendor”下拉框中选择Xilinx；“Board name”下拉框选择“Spartan-3E Starter Board”；“Board revision”下拉框中选择D，如图9-139所示。
图9-139 开发板选择界面
5）单击“Next”按键，进入处理器选择界面，如图9-140所示。Spartan 3E系列FPGA只能选择MicroBlaze软核处理器。
图9-140 处理器选择界面
6）单击“Next”按键，进入处理器配置页面。处理器时钟设为50MHz，使能片上调试模块（On-chip H/W debug module），片上存储器（Local memory）配为8kB，如图9-141所示。
图9-141 处理器配置界面
7）单击“Next”按键，进入处理器IO配置页面。其中外部IO配置页面总共有3页，如图9-142到图9-144所示。第1页包括RS232_DCE、RS232_DTE、LED_8Bit等外设；第二页有DIP_Switches_4Bits、Buttons_4Bit以及FLASH_16Mx8等外设；第三页包括DDR_SDRAM_32Mx16、Ethernet_MAC、DMA等外设。IO设备都是引到芯片实际的管脚上的，和电路板的设计是一致的。由于ISE 9.1中自带了Spartan 3E开发板的外设，因此不需要用户修改，全部采用默认值。
图9-142 IO接口配置界面（1）
图9-143 IO接口配置界面（2）
图9-144 IO接口配置界面（3）
8）单击“Next”按键，进入处理器外设配置页面，如图9-145所示。IO列表添加的是通用的硬件驱动模块，且Xilinx提供了相应的驱动，直接使用即可，而外设的底层硬件驱动则需要用户自己开发。由于开发板上的接口电路都是IO设备，因此没有外设。
图9-145 外设配置界面
9）单击“Next”按键，进入处理器软件建立页面，选择RS232_DCE作为标准的输入、输出端口；“Boot Memory”下拉框选择ilmb_cntlr；示例程序Memory test和Peripheral selftest都选中，如图9-146所示。
图9-146 软件建立界面
