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预览 串行D/A怎么用呢 ccs 2010-7-3 52725 Sunlife 2015-7-8 10:55
预览 关于元件例化？一个元件例化中可不可以再有元件例化，子程序中可以套用元件例化吗？  ...23 interig 2010-6-27 218809 Sunlife 2015-7-8 10:50
预览 modelsim中能不能指定所有寄存器的初始状态？ dds 2010-7-19 33304 Sunlife 2015-7-8 10:46
预览 [求助]设计一个倒计时电子秒表 jiuyueshouyi 2010-6-30 33343 Sunlife 2015-7-8 10:34
预览 有没有MODULE SIM的6.5版本的教程？ luchunmei 2010-7-6 32113 Sunlife 2015-7-8 10:30
预览 FPGA开发板 fpga0632 2010-6-23 42098 Sunlife 2015-7-7 17:14
预览 哪位能告诉下由3式如何导出公式4？ vvt 2010-7-10 42023 Sunlife 2015-7-7 17:14
预览 谁有vhdl语言发我个，谢谢了 白衣胜雪 2010-7-9 22011 Sunlife 2015-7-7 17:13
预览 你们手里又FPGA相关的QQ群吗？ zwzjgyw 2010-7-2 53277 Sunlife 2015-7-7 17:13
预览 verilog实现jpeg压缩  ...2 interige 2010-6-27 116380 Sunlife 2015-7-7 16:40
预览 学quartus中遇到的问题 UFP 2010-6-27 32305 Sunlife 2015-7-7 16:40
预览 为什么仿真时总出现脉冲？那就是竞争冒险吗？ ccs 2010-7-15 93388 Sunlife 2015-7-7 16:40
预览 verilog这个程序的错误什么意思啊？  ...23 encounter 2010-6-28 2212309 Sunlife 2015-7-7 16:23
预览 求助 chenbin0502 2010-7-10 22030 Sunlife 2015-7-7 16:22
预览 进行一个数字系统设计的步骤 meng454619501 2010-7-12 22066 Sunlife 2015-7-7 13:47
预览 怎么用verilog描述7进制计数器? interig 2010-6-28 32454 Sunlife 2015-7-5 21:34
预览 在VHDL 语言中,COMPONENT 语句的怪问题 ngtim 2010-6-27 84092 Sunlife 2015-7-5 21:04
预览 fpga程序 ATA 2010-6-28 310575 Sunlife 2015-7-5 21:03
预览 功能仿真时出现的问题 ANG 2010-6-27 42279 Sunlife 2015-7-5 20:53
预览 求助!各位大侠,用VERILOG或VHDL写一段代码，实现消除一个glitch ANG 2010-6-28 44561 Sunlife 2015-7-5 20:52
预览 哪位大大有QDPSK或8DPSK调制解调的VHDL程序啊？ longtim 2010-6-28 32485 Sunlife 2015-7-5 20:52
预览 VHDL中的Loop语句及其描述的8位奇偶校验电路 ICE 2010-6-27 32295 Sunlife 2015-7-5 20:51
预览 问个问题（verilogHDL） interig 2010-6-27 31743 Sunlife 2015-7-5 20:51
预览 哪位有verilog闹钟系统设计的程序和方法 ups 2010-6-28 42141 Sunlife 2015-7-5 20:51
预览 specify和endspecify是？ HDL 2010-6-27 62981 Sunlife 2015-7-5 20:51
预览 请教 verilog要记录一个任意波形，第m个上升沿到第n个上升沿之间所用的时间间隔 ANG 2010-6-28 42300 Sunlife 2015-7-5 20:50
预览 顶层例化的时候如何看到中间信号? UFP 2010-6-27 42243 Sunlife 2015-7-5 20:50
预览 verilog仿真的问题 CTT 2010-6-28 22000 Sunlife 2015-7-4 16:51
预览 刚开始学verilog hdi想知道一下直流电机的控速程序原理 UFO 2010-6-28 32114 Sunlife 2015-7-4 11:26
预览 请教testbench！ encounter 2010-6-28 22155 Sunlife 2015-7-4 11:26
预览 quartus编译warning:Info: Assuming node "clkin" is an undefined clock ANG 2010-6-27 25342 Sunlife 2015-7-4 11:26
预览 谁知道1602lcd的设计吗? VVIC 2010-6-27 32067 Sunlife 2015-7-4 11:26
预览 这个verilog程序请懂的高手给我讲下原理吗？ encounter 2010-6-27 41996 Sunlife 2015-7-4 10:59
预览 求救：使用ISE设置scehematic时的问题 longtime 2010-6-27 22171 Sunlife 2015-7-4 10:59
预览 实现了一个4bit的串并转换，现在我想每四个串行输入的结果用data_temp这个寄存器存储 HANG 2010-6-28 21773 Sunlife 2015-7-4 10:40
预览 如何有ＶＨＤＬ产生高斯分布 encounter 2010-6-28 21839 Sunlife 2015-7-4 10:39
预览 用VHDL设计CRC检错纠错电路 HDL 2010-6-26 42814 Sunlife 2015-7-4 10:38
预览 ]verilog怎么用两个时钟驱动一个输出？ inter 2010-6-27 21893 Sunlife 2015-7-4 10:38
预览 怎么用vhdl写一个模10的bcd码的减法记数器啊？ longtim 2010-6-28 32405 Sunlife 2015-7-4 10:38
预览 FPGA中乘法器设计是否需要Wallace tree UFP 2010-6-27 22247 Sunlife 2015-7-4 10:35
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