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预览 vhdl变成verilog的问题 ngtim 2010-6-26 63407 Sunlife 2015-6-25 10:16
预览 异步  ...2 longtime 2010-6-26 166526 Sunlife 2015-6-25 10:16
预览 怎样把maxplusii中原理图变为vhdl  ...2 CCIE 2010-6-26 156873 Sunlife 2015-6-25 10:16
预览 请教fpga高手：状态机状态不稳定的原因  ...2 CTT 2010-6-26 157343 Sunlife 2015-6-25 10:14
预览 关于如何把组合逻辑添加到三段式状态机中的问题  ...2 interig 2010-6-26 168377 Sunlife 2015-6-25 10:02
预览 下列两种表述有何差别？  ...2 VVC 2010-6-26 125077 Sunlife 2015-6-25 10:01
预览 one-hot state encode 是什么意思?  ...2 ANG 2010-6-26 166924 Sunlife 2015-6-25 10:01
预览 不是函数，给一个信号带入数据是什么意思呢？  ...2 longtim 2010-6-26 145219 Sunlife 2015-6-25 10:00
预览 VHDL状态机的时钟产生问题  ...2 inter 2010-6-26 145673 Sunlife 2015-6-25 09:59
预览 关于状态机的写法问题  ...2 interige 2010-6-26 126055 Sunlife 2015-6-25 09:58
预览 quartus工具问个频率的问题  ...2 UFP 2010-6-26 126156 Sunlife 2015-6-25 09:57
预览 三段式状态机的代码问题  ...2 longt 2010-6-26 157483 Sunlife 2015-6-25 09:57
预览 fpga锁存问题  ...2 longtime 2010-6-26 146507 Sunlife 2015-6-25 09:56
预览 在状态机的一个状态下要实现毫秒级延时  ...2 longt 2010-6-26 145809 Sunlife 2015-6-25 09:56
预览 状态机中某条语句貌似没有执行是怎么回事？？  ...2 longt 2010-6-26 155485 Sunlife 2015-6-25 09:55
预览 Verilog HDL一个小程序  ...2 ANG 2010-6-26 176465 Sunlife 2015-6-25 09:55
预览 verilog代码：将一跟控制线与一个多位的输入端相与  ...2 UFP 2010-6-26 145735 Sunlife 2015-6-25 09:55
预览 想知道在什么情况下使用状态机最合适  ...2 longt 2010-6-26 128669 Sunlife 2015-6-25 09:51
预览 在verilog的变量定义的时候是否就可以直接赋初值？  ...2 VVC 2010-6-26 1314402 Sunlife 2015-6-25 09:51
预览 产生访问存储器的时序控制：地址、读信号、写信号。地址范围：00H~FFH。  ...2 ATA 2010-6-26 135344 Sunlife 2015-6-25 09:48
预览 单片机传给CPLD 一个16位的数据  ...2 CTT 2010-6-26 147444 Sunlife 2015-6-25 09:48
预览 求助：有关inout 口在testbench中  ...2 CTT 2010-6-26 127222 Sunlife 2015-6-25 09:48
预览 状态机的比较经典的VHDL的源代码?  ...2 CHA 2010-6-26 116250 Sunlife 2015-6-25 09:46
预览 在xilinx Webpack4.1中怎样把verilog代码转化为原理图？  ...2 CTT 2010-6-26 115354 Sunlife 2015-6-25 09:33
预览 请问VHDL语言用什么 工具呀？ ATA 2010-6-26 93920 Sunlife 2015-6-25 09:32
预览 verilog程序游戏机  ...2 笨笨猪 2010-6-26 105859 Sunlife 2015-6-25 09:32
预览 在begin---end中竟然有两次的赋值，这样能实现吗 Verilog代码的意思  ...2 FFT 2010-6-26 105353 Sunlife 2015-6-25 09:32
预览 VHDL还有前途吗？  ...2 蓝雪 2010-6-25 105202 Sunlife 2015-6-25 09:31
预览 比较大的verilog程序,状态机执行出问题了  ...2 ATA 2010-6-26 115411 Sunlife 2015-6-25 09:30
预览 关于verilog模块化设计的问题  ...2 inter 2010-6-26 156376 Sunlife 2015-6-25 09:29
预览 用MegaWizard 建立一个FIFO宏功能模块时候，这个是怎么回事?麻烦请看看  ...2 UFO 2010-6-26 117083 Sunlife 2015-6-24 11:38
预览 基于FPGA的跳频扩频通信系统的设计与实现  ...2 CHANG 2010-6-26 125902 Sunlife 2015-6-24 11:37
预览 时序仿真总出错  ...2 VVC 2010-6-26 105362 Sunlife 2015-6-24 11:34
预览 状态机的速度  ...2 CHA 2010-6-26 105167 Sunlife 2015-6-24 11:34
预览 如何提高fpga速度 夜带水果刀 2010-6-26 92910 Sunlife 2015-6-24 11:31
预览 如果状态机里的一个状态在一个时钟周期里没有执行完会怎样呢？  ...2 longt 2010-6-26 137831 Sunlife 2015-6-24 11:30
预览 产生了latch如何消除?  ...2 encounter 2010-6-26 118777 Sunlife 2015-6-24 10:47
预览 fpga新手请教，verilog代码问题~~~  ...2 VVIC 2010-6-26 126498 Sunlife 2015-6-24 10:46
预览 这段verilog代码为什么会综合出锁存器 longtim 2010-6-26 87720 Sunlife 2015-6-24 10:45
预览 VHDL写了一个程序单片机怎么和CPLD连接啊? longtime 2010-6-26 74405 Sunlife 2015-6-24 10:44
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