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FPGA技术交流 今日: 0|主题: 13294|排名: 8 

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预览 CPLD能不能不接时钟工作  ...2 ATA 2010-6-26 106572 Sunlife 2015-6-24 10:44
预览 一个状态机的问题 CCIE 2010-6-26 83050 Sunlife 2015-6-24 10:44
预览 这个warning是什么意思？？ longtim 2010-6-26 72373 Sunlife 2015-6-24 10:43
预览 为什么VHDL程序总是出错？  ...2 interige 2010-6-26 116386 Sunlife 2015-6-24 10:43
预览 求教cpld接晶振的问题？？？ inter 2010-6-26 93431 Sunlife 2015-6-24 10:42
预览 大家学习VHDL用什么工具  ...2 FFT 2010-6-26 104362 Sunlife 2015-6-24 10:42
预览 仿真中出现的14'hUUUU是什么意思？ interige 2010-6-26 83156 Sunlife 2015-6-24 10:40
预览 问关于综合的一个问题 时延(#num)是可综合的吗？  ...2 inter 2010-6-26 115065 Sunlife 2015-6-24 10:40
预览 大家不妨把正在做的或者已经做过的东西拿出来欣赏讨论一下哈 xinu2009 2010-5-6 52669 Sunlife 2015-6-24 10:40
预览 SystemC SystemVerilog 与modelsim  ...2 帅帅 2010-6-25 106957 Sunlife 2015-6-24 10:39
预览 在verilog中这个(*) 是什么意思呢？ interig 2010-6-26 94138 Sunlife 2015-6-24 10:38
预览 请教：关于设计流程对ISE使用流程不太清楚 longtime 2010-6-26 63939 Sunlife 2015-6-24 10:38
预览 synplify pro 软件中如何查看一个有限状态机的状态图？  ...2 CHAN 2010-6-26 127335 Sunlife 2015-6-24 10:37
预览 光电编码器数据采集电路中输入有两个脉冲信号，请问在EPM7128s中该怎样进行引脚锁定 CHA 2010-6-26 83666 Sunlife 2015-6-24 10:32
预览 急需一个ＶＨＤＬ所写的消抖程序，请大家帮帮忙！  ...2 CHANG 2010-6-26 105304 Sunlife 2015-6-24 10:31
预览 现在选择cpld，xilinx和altera的哪个好啊？如果选择altera，3000好还是II好呢？ ANG 2010-6-26 93990 Sunlife 2015-6-24 10:30
预览 讨论一下系统总线  ...2 绿豆宝贝 2010-6-25 105049 Sunlife 2015-6-24 10:29
预览 FPGA高手进来 CHAN 2010-6-26 82942 Sunlife 2015-6-24 10:28
预览 LDPC码的译码 UFP 2010-6-26 92995 Sunlife 2015-6-24 10:27
预览 端口的input，output，inout是相对谁来说的？？是如何确定的？？谢 HANG 2010-6-26 83353 Sunlife 2015-6-24 10:24
预览 用CPLD做设计时，同步复位好还是异步复位好？  ...2 HANG 2010-6-26 105006 Sunlife 2015-6-24 10:23
预览 用timing design画的波形图如何保存下来，如何复制到word文件里 tim 2010-6-26 65073 Sunlife 2015-6-24 10:23
预览 fpga提问：Verilog内如何实现左移而不增加字长？ tim 2010-6-26 75297 Sunlife 2015-6-24 10:22
预览 状态机有问题吗  ...23 UFP 2010-6-26 2710093 Sunlife 2015-6-24 10:22
预览 这段程序怎么运行的？ interig 2010-6-26 93383 Sunlife 2015-6-24 10:22
预览 关于cpld做分频器的问题 tim 2010-6-26 73369 Sunlife 2015-6-24 10:21
预览 状态机的编写方法 我不是少爷 2010-6-26 94701 Sunlife 2015-6-24 10:20
预览 关于verilog语言中数组的综合问题（synplify或quartur工具）？ usb 2010-6-26 63416 Sunlife 2015-6-24 10:20
预览 用一个clk做开关,记另一个cp的个数该如何实现? CHA 2010-6-26 83550 Sunlife 2015-6-24 10:19
预览 fpga如何用三态？ FFT 2010-6-26 72959 Sunlife 2015-6-24 10:18
预览 状态机没有reset信号，会如何？ 七郎仔 2010-6-25 93689 Sunlife 2015-6-24 10:18
预览 在设计中用计数器判断输出，这样好吗？ inter 2010-6-26 52478 Sunlife 2015-6-24 10:18
预览 2合1下载线 实现2种下载线的切换 interi 2010-6-26 72471 Sunlife 2015-6-24 10:17
预览 请教一个关于状态机的问题 HANG 2010-6-26 93003 Sunlife 2015-6-24 10:17
预览 如何避免fpga仿真中的毛刺现象? CTT 2010-6-26 63948 Sunlife 2015-6-24 09:44
预览 在Max7000中用七段数码管计数，急！！ CCIE 2010-6-26 83461 Sunlife 2015-6-24 09:44
预览 怎么才能出现电路图？ longtime 2010-6-26 82934 Sunlife 2015-6-24 09:42
预览 做ASIC最核心的部分是用Verilog实现算法吗 蓦然囙首 2010-6-25 93712 Sunlife 2015-6-24 09:41
预览 HDL没有办法如何给变量、讯号赋初值[求助〕HDL如何给变量/讯号赋初值？ tim 2010-6-26 73802 Sunlife 2015-6-24 09:40
预览 关于verilog综合的问题 interi 2010-6-26 82896 Sunlife 2015-6-24 09:40
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