FPGA技术交流今日: 0|主题: 13396|排名: 3

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预览在verilog的变量定义的时候是否就可以直接赋初值？ ...2	VVC 2010-6-26	1315985	Sunlife 2015-6-25 09:51
预览产生访问存储器的时序控制：地址、读信号、写信号。地址范围：00H~FFH。 ...2	ATA 2010-6-26	136132	Sunlife 2015-6-25 09:48
预览单片机传给CPLD 一个16位的数据 ...2	CTT 2010-6-26	147938	Sunlife 2015-6-25 09:48
预览求助：有关inout 口在testbench中 ...2	CTT 2010-6-26	127781	Sunlife 2015-6-25 09:48
预览状态机的比较经典的VHDL的源代码? ...2	CHA 2010-6-26	117022	Sunlife 2015-6-25 09:46
预览在xilinx Webpack4.1中怎样把verilog代码转化为原理图？ ...2	CTT 2010-6-26	115809	Sunlife 2015-6-25 09:33
预览请问VHDL语言用什么工具呀？	ATA 2010-6-26	94292	Sunlife 2015-6-25 09:32
预览 verilog程序游戏机 ...2	笨笨猪 2010-6-26	106389	Sunlife 2015-6-25 09:32
预览在begin---end中竟然有两次的赋值，这样能实现吗 Verilog代码的意思 ...2	FFT 2010-6-26	105928	Sunlife 2015-6-25 09:32
预览 VHDL还有前途吗？ ...2	蓝雪 2010-6-25	105781	Sunlife 2015-6-25 09:31
预览比较大的verilog程序,状态机执行出问题了 ...2	ATA 2010-6-26	115961	Sunlife 2015-6-25 09:30
预览关于verilog模块化设计的问题 ...2	inter 2010-6-26	157081	Sunlife 2015-6-25 09:29
预览用MegaWizard 建立一个FIFO宏功能模块时候，这个是怎么回事?麻烦请看看 ...2	UFO 2010-6-26	117679	Sunlife 2015-6-24 11:38
预览基于FPGA的跳频扩频通信系统的设计与实现 ...2	CHANG 2010-6-26	126385	Sunlife 2015-6-24 11:37
预览时序仿真总出错 ...2	VVC 2010-6-26	105838	Sunlife 2015-6-24 11:34
预览状态机的速度 ...2	CHA 2010-6-26	105824	Sunlife 2015-6-24 11:34
预览如何提高fpga速度	夜带水果刀 2010-6-26	93383	Sunlife 2015-6-24 11:31
预览如果状态机里的一个状态在一个时钟周期里没有执行完会怎样呢？ ...2	longt 2010-6-26	139030	Sunlife 2015-6-24 11:30
预览产生了latch如何消除? ...2	encounter 2010-6-26	119485	Sunlife 2015-6-24 10:47
预览 fpga新手请教，verilog代码问题~~~ ...2	VVIC 2010-6-26	127111	Sunlife 2015-6-24 10:46
预览这段verilog代码为什么会综合出锁存器	longtim 2010-6-26	88087	Sunlife 2015-6-24 10:45
预览 VHDL写了一个程序单片机怎么和CPLD连接啊?	longtime 2010-6-26	74766	Sunlife 2015-6-24 10:44
预览 CPLD能不能不接时钟工作 ...2	ATA 2010-6-26	107519	Sunlife 2015-6-24 10:44
预览一个状态机的问题	CCIE 2010-6-26	83306	Sunlife 2015-6-24 10:44
预览这个warning是什么意思？？	longtim 2010-6-26	72661	Sunlife 2015-6-24 10:43
预览为什么VHDL程序总是出错？ ...2	interige 2010-6-26	116914	Sunlife 2015-6-24 10:43
预览求教cpld接晶振的问题？？？	inter 2010-6-26	93713	Sunlife 2015-6-24 10:42
预览大家学习VHDL用什么工具 ...2	FFT 2010-6-26	104820	Sunlife 2015-6-24 10:42
预览仿真中出现的14'hUUUU是什么意思？	interige 2010-6-26	83501	Sunlife 2015-6-24 10:40
预览问关于综合的一个问题时延(#num)是可综合的吗？ ...2	inter 2010-6-26	115909	Sunlife 2015-6-24 10:40
预览大家不妨把正在做的或者已经做过的东西拿出来欣赏讨论一下哈	xinu2009 2010-5-6	53035	Sunlife 2015-6-24 10:40
预览 SystemC SystemVerilog 与modelsim ...2	帅帅 2010-6-25	107450	Sunlife 2015-6-24 10:39
预览在verilog中这个(*) 是什么意思呢？	interig 2010-6-26	94489	Sunlife 2015-6-24 10:38
预览请教：关于设计流程对ISE使用流程不太清楚	longtime 2010-6-26	64237	Sunlife 2015-6-24 10:38
预览 synplify pro 软件中如何查看一个有限状态机的状态图？ ...2	CHAN 2010-6-26	128257	Sunlife 2015-6-24 10:37
预览光电编码器数据采集电路中输入有两个脉冲信号，请问在EPM7128s中该怎样进行引脚锁定	CHA 2010-6-26	84222	Sunlife 2015-6-24 10:32
预览急需一个ＶＨＤＬ所写的消抖程序，请大家帮帮忙！ ...2	CHANG 2010-6-26	105838	Sunlife 2015-6-24 10:31
预览现在选择cpld，xilinx和altera的哪个好啊？如果选择altera，3000好还是II好呢？	ANG 2010-6-26	94280	Sunlife 2015-6-24 10:30
预览讨论一下系统总线 ...2	绿豆宝贝 2010-6-25	105750	Sunlife 2015-6-24 10:29
预览 FPGA高手进来	CHAN 2010-6-26	83210	Sunlife 2015-6-24 10:28