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预览求解曼彻斯特编码延时问题	jiang7152 2013-8-15	0849	jiang7152 2013-8-15 10:37
预览 verilog源代码中怎么实现延时呀？	IPO 2013-7-19	81701	创客 2013-8-15 10:11
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预览 assign SAU= (AU==SAU) ？AA:AB; 当AU变化的时候SAU变化这么写有错吗？	北京幸福时代 2013-7-26	2807	zxopen08 2013-8-13 17:03
预览并行输出块存储器的编写(ISE环境verilog语言)	image2012 2013-8-12	0790	image2012 2013-8-12 10:31
预览请问怎么用FPGA（quartus II）实现微分，听说是用D触发器，但是不懂原理，求指教	xue282439593 2013-8-11	0840	xue282439593 2013-8-11 18:32
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预览 SRAM只能写一次！重复读写求助！	xingdong2hao 2013-7-24	21134	zxopen08 2013-8-9 16:37
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预览在ISE中例化IP核的时候，仿真时，经常提示错误如下：ERROR:HDLParsers	vvt 2011-3-10	32701	日月盟约 2013-8-9 15:57
预览 FPGA倍频之后的时钟接DDR控制器的时钟输入，怎么DDR的数据就不粗来了呢	1693269416 2013-7-27	1938	zxopen08 2013-8-9 14:36
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