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预览 FPGA工程师面试试题二	zhiweiqiang33 2012-9-27	1911	alagboez 2012-9-27 15:23
预览基于FPGA的卷积编译码器的设计与实现	zhiweiqiang33 2012-9-25	41019	alagboez 2012-9-27 15:19
预览设计全数字锁相环锁定频率在2k-5k	情迷布拉格 2010-6-26	42926	m0400220334 2012-9-27 11:15
预览门控时钟	zhiweiqiang33 2012-9-25	1925	qfiipjwb 2012-9-26 23:17
预览 Verilog程序经验谈	zhiweiqiang33 2012-9-25	1960	qfiipjwb 2012-9-26 23:16
预览 fpga求解 assign a=b?c:d 与 if(b) a=c else a=d的区别	荼茶茶 2012-9-24	43149	qfiipjwb 2012-9-26 23:14
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预览 Cyclone IV FPGA与CAN控制器SJA1000相连需要电平转换芯片吗	shen19891209 2012-9-24	11002	alagboez 2012-9-26 05:52
预览 xilinx ise中使用模运算符	yangge200011 2012-9-24	11103	alagboez 2012-9-26 05:50
预览 verilog 减法	zhiweiqiang33 2012-9-25	01367	zhiweiqiang33 2012-9-25 10:47
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预览 Xilinx IP核 license 申请方法	zhiweiqiang33 2012-9-25	01479	zhiweiqiang33 2012-9-25 09:49
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预览用quartusII怎么设置使用引脚的默认输入输出状态？	zxopen88 2012-9-21	01146	zxopen88 2012-9-21 11:26
预览请问去哪能找到介绍以太网硬件卸载相关的资料？	zxopen88 2012-9-21	01017	zxopen88 2012-9-21 11:16
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预览 Xilinx ISE Design Suite 13.1	zxopen88 2012-9-21	1958	zhiweiqiang33 2012-9-21 10:40
预览怎么实现源时钟倍频？	zxopen88 2012-9-21	11391	zhiweiqiang33 2012-9-21 10:39
预览问下:quartus里面时序仿真的输出是不是一定会有延时呀	vvt 2012-4-26	11234	xiaopig916 2012-9-20 20:00
预览有关QUARTUS II 仿真的问题。。。	清风403 2012-9-15	21068	xiaopig916 2012-9-20 19:59
预览 STM32 3.5固件库里是不是本来就没有	ddr 2012-9-20	01065	ddr 2012-9-20 11:18
预览 PCLK是什么哦？	ddr 2012-9-20	01069	ddr 2012-9-20 10:51
预览是什么原因？能否设置为无限制接收？？	ddr 2012-9-20	0933	ddr 2012-9-20 09:34
预览电网周期分12等份实现疑惑	zhoulinzhang 2012-9-19	21164	zhoulinzhang 2012-9-20 08:51
预览我用ISIM做仿真时，出来的信号全是Z和X，是怎么回事	ddr 2012-9-19	21268	luna370305 2012-9-19 17:29
预览 Verilog里有没有办法在两个always块里给同一个reg赋值啊？	ddr 2012-9-19	01084	ddr 2012-9-19 16:55
预览 FPGA一般怎么初始化啊？	ddr 2012-9-19	01076	ddr 2012-9-19 16:47