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预览 如何写testbench cherished 2011-9-18 63172 白开水的噩梦 2011-12-26 14:16
预览 一个ds18b20的verilog程序,提示有错误,大家帮忙看一下 attach_img jwx1904 2011-12-25 41385 白开水的噩梦 2011-12-26 14:14
预览 如何用VHDL实现输出一个单脉冲信号 dspmatlab 2011-8-9 74087 alec405 2011-12-26 08:52
预览 我想问一下关于VHDL语言的问题 IPO 2011-8-11 32185 alec405 2011-12-26 08:48
预览 今天碰到个问题modelsim仿真时间很长,要十几分钟,鼠标点快点仿真器就自动关闭 ccs 2011-10-18 52778 champagne66 2011-12-25 22:27
预览 夏宇闻老师,各位前辈高人,FPGA 与DSP并口通信的问题 attach_img jessie9940509 2011-12-21 72597 suifeng0868 2011-12-25 16:13
预览 关于FPGA的复位信号问题 fangliball 2011-12-21 32176 fangliball 2011-12-25 16:02
预览 求教 仿真出现HiZ fei1314yan 2011-12-19 41728 白开水的噩梦 2011-12-25 14:37
预览 几个赋值语句之间的区别是什么啊 gaolian 2011-12-22 31398 白开水的噩梦 2011-12-25 14:23
预览 在跨时钟域的系统中 常见高速时钟域采样低速时钟域的数据 即高速采低速 ccs 2011-12-24 01262 ccs 2011-12-24 16:42
预览 我这个程序怎么占用逻辑单元3万多个,太多了! attachment lig82 2011-12-17 21779 至芯兴洪 2011-12-23 20:27
预览 为什么一来就叫我做一个B码解码。。。 raphael_cc 2011-12-23 11175 至芯兴洪 2011-12-23 19:51
预览 DVI解码后的数据怎么保持同步 新一代老大 2011-12-23 01206 新一代老大 2011-12-23 11:01
预览 请求各位达人帮忙。。。。万分感谢 爱不再 2011-11-24 21512 shao_dongliang 2011-12-22 09:03
预览 verilog hdl仿真不知道哪里出问题,求大侠帮助。 xuteng1314 2011-12-20 11294 shao_dongliang 2011-12-22 08:38
预览 当你脑海里全是寄存器,与或非,0和1的时候,你就是fpga高手了 IPO 2011-12-17 21699 zombes 2011-12-21 23:20
预览 fpga开发板,usb2.0 hng1123 2011-4-7 93659 fpgaw 2011-12-21 10:25
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预览 parameter型 是属于 线网型(Net type)还是寄存器型(Register type) wolfson 2011-12-18 11327 I2C 2011-12-18 12:50
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