FPGA技术交流今日: 0|主题: 13043|排名: 8

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预览求助：关于移位的操作	namemy 2010-7-30	01710	namemy 2010-7-30 14:15
预览求助	liujieaa 2010-7-30	01579	liujieaa 2010-7-30 09:08
预览 Modelsim仿真时测试文件出现错误，请版主和朋友们帮忙看看。	muwu324 2010-7-30	02756	muwu324 2010-7-30 08:54
预览 verilog语句块:当wrsig从0到1时，wrsigrise为1，这个怎么看啊	IPO 2010-7-30	32333	IPO 2010-7-30 08:52
预览 FPGA适合做哪些方面的工作？	keepcome 2010-7-27	32474	vvt 2010-7-30 05:23
预览请问一下锁相环一定要用锁相环时钟吗	vvt 2010-7-29	02214	vvt 2010-7-29 17:44
预览 if语句中不能调用MODULE，怎么办？	kinto 2010-7-29	11714	guanguan 2010-7-29 15:24
预览 FPGA 适合做计时吗?	IPO 2010-7-27	31888	williez 2010-7-29 13:54
预览朋友们的FPGA都是自学的？	vvt 2010-7-29	21710	angelaction 2010-7-29 11:16
预览编uart异步串口协议，用的8MHz外部时钟，波特率9600bit/s，应该分频多少？	I2C 2010-7-29	12004	I2C 2010-7-29 11:13
预览关于Verilog hdl编写语音识别的算法	luchunmei 2010-7-29	01754	luchunmei 2010-7-29 10:51
预览 FPGA只有部分管脚有输出	IPO 2010-7-27	22216	xixiangfeng 2010-7-28 21:43
预览我是新手请多多关照	爱好者 2010-7-21	21825	xixiangfeng 2010-7-28 21:34
预览请给我推荐一个FPGA开发板吧	liu19870112 2010-7-9	32434	懒散的虫子 2010-7-28 20:26
预览关于VHDL进程的问题 ...2	CHA 2010-6-27	115441	shifenglian 2010-7-28 12:42
预览在VHDL语言里面时钟的上升沿是clk'event and clk='1',那下降沿又是怎么表示的呢？ ...2 3	ICE 2010-6-28	2431092	shifenglian 2010-7-28 12:25
预览 lcd的问题	xyda123456 2010-7-28	01519	xyda123456 2010-7-28 11:16
预览请问74hc165两片级联，Q7先输出本级并入数据还是先输出前级DS串入数据？	fpgaw 2010-7-27	02210	fpgaw 2010-7-27 09:27
预览 iic程序，求解答	kmmy 2010-7-26	01701	kmmy 2010-7-26 19:12
预览请问如何用$monitor监测信号在时钟上升沿是否变化？	IPO 2010-7-26	01449	IPO 2010-7-26 09:11
预览初学者使用Quartus II中的问题	keepcome 2010-7-24	02035	keepcome 2010-7-24 15:01
预览深圳承兴益电子有限公司样板收费标准	cxykk 2010-7-22	01658	cxykk 2010-7-22 17:14
预览求助：这条语句具体是什么意思？	zhouliang 2010-7-21	01749	zhouliang 2010-7-21 17:51
预览 FPGA设计研修班（Altera初级培训班）--至芯FPGA创新中心	fpgaw 2010-7-21	02504	fpgaw 2010-7-21 08:11
预览 FPGA 用POWERpc 有人做吗？	I2C 2010-7-20	01604	I2C 2010-7-20 08:39
预览有知道怎么用nc混合仿真verilog和vhdl的么	I2C 2010-7-20	01795	I2C 2010-7-20 08:39
预览用verilog程序怎样实现10进制数转换为2进制	dds 2010-7-19	02035	dds 2010-7-19 10:26
预览 SOPC怎么来定制PWM组件时TYPE 里面怎么没有avalon_slave	dds 2010-7-19	02047	dds 2010-7-19 09:08
预览请问用FPGA的VGA显示图片怎么做啊？	dds 2010-7-19	02110	dds 2010-7-19 09:06
预览我现在需要在fpga上需要输出一个 1mhz的差分信号，需要如何实现？谢谢	dds 2010-7-19	01575	dds 2010-7-19 09:05
预览 Innovation multi-channel DDCs IP core	pornanier 2010-7-19	01763	pornanier 2010-7-19 01:07
预览多重嵌套的case语句是否能被综合?	fenlido 2010-7-18	01962	fenlido 2010-7-18 21:07
预览请各路朋友帮帮忙	tianya 2010-7-15	01632	tianya 2010-7-15 16:28
预览请问：达人高人viterbi核怎么用啊！	yl88888 2010-7-14	01634	yl88888 2010-7-14 17:35
预览有没有用verilog HDL编写接口代码的？	luchunmei 2010-7-14	01718	luchunmei 2010-7-14 10:33
预览此代码为什么会被优化掉?真奇怪	lzxylwq 2010-7-14	01746	lzxylwq 2010-7-14 08:15
预览用Verilog如何产生一个信号sint	miwueshine 2010-7-13	02110	miwueshine 2010-7-13 17:21
预览请问在synplify pro 中复制RTL图时太大了，会失真怎么样解决不失真哈	dds 2010-7-11	01674	dds 2010-7-11 10:56
预览请问在synplify pro 中复制RTL图时太大了，会失真怎么样解决不失真	vvt 2010-7-10	01846	vvt 2010-7-10 06:15
预览深圳承兴益电子有限公司样板收费标准	mk5201314 2010-7-9	01566	mk5201314 2010-7-9 16:12