切换到窄版

集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步，快速开始

搜索
fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流
收藏本版 (8) |订阅

FPGA技术交流 今日: 0|主题: 13043|排名: 8 

新窗 全部主题  最新  热门  热帖  精华  更多 
作者 回复/查看 最后发表
预览 请教：在ISE的sch顶层设计里如何调用.ngc文件？ hucy6064 2010-7-9 01969 hucy6064 2010-7-9 10:06
预览 关于DATAES(多时钟域数据转换) 求助 急 four0clock 2010-7-8 01534 four0clock 2010-7-8 11:53
预览 在书上看了个另类3分频电路50%占空比，没看懂求指教 qglyj 2010-7-6 01594 qglyj 2010-7-6 15:37
预览 有没有人用过SYSTYEM generator 的 Mcode模块？ luchunmei 2010-7-5 01530 luchunmei 2010-7-5 11:02
预览 求购二手Xilinx FPGA开发板 jhtkiss 2010-7-3 01791 jhtkiss 2010-7-3 21:49
预览 光纤电流互感器数据处理算法的fpga实现要求用verilog hdl语言去做。 AAT 2010-7-3 01392 AAT 2010-7-3 06:17
预览 请问各位高手，quartus中的fitter一步执行完产生什么文件（仅是fitter这步产生的）？ jjdehai 2010-7-1 01608 jjdehai 2010-7-1 14:01
预览 加法器的流水线:3级加法器形成流水线结构，时钟上怎么控制  ...23 HDL 2010-6-28 239418 longtime 2010-6-29 00:14
预览 I2C的双向信号的问题?当SDA接收来自控制器外端的ACK信的问题  ...23 VVIC 2010-6-27 2812135 CCIE 2010-6-28 23:59
预览 请教串并并串转换原理  ...23 UFP 2010-6-28 2412415 interige 2010-6-28 23:15
预览 fpga控制0809  ...23 ICE 2010-6-27 219466 longt 2010-6-28 22:33
预览 初学verilog，碰到问题不知道怎样解答  ...23 VVC 2010-6-28 208871 interige 2010-6-28 20:39
预览 16位超前进位加法器  ...2 CHA 2010-6-27 176822 longtime 2010-6-28 20:38
预览 一截这样的脉冲需要检验出来,并以规则等宽的的0 1脉冲来表示,请问具体有什么思路呢?  ...23 longtim 2010-6-28 2011260 HDL 2010-6-28 20:32
预览 testbench的写法，这样写是规范的么？  ...23 inter 2010-6-27 2210300 interi 2010-6-28 20:30
预览 元件例化  ...23 interig 2010-6-27 2113447 CTT 2010-6-28 18:53
预览 毕业设计嵌入式计算器  ...2 longtime 2010-6-27 177660 usd 2010-6-28 18:11
预览 怎么在不用DFF的情况下,实现四分频电路,仅用OR ,AND NOT 之类的门实现  ...2 usb 2010-6-28 196979 AAT 2010-6-28 17:56
预览 verilog来分析下啊  ...2 longtime 2010-6-27 156322 ICE 2010-6-28 17:48
预览 关于综合出锁存器的问题，请指教  ...23 ANG 2010-6-27 208004 CTT 2010-6-28 16:57
预览 在mux+plus2里面 这段VHDL程序该怎么改~  ...2 ups 2010-6-27 167315 longtim 2010-6-28 16:14
预览 verilog编写的键盘扫描程序  ...2 ICE 2010-6-28 157527 CHAN 2010-6-28 15:31
预览 急求Spartan-3E电源部分电路设计... xinchao 2010-6-28 02669 xinchao 2010-6-28 15:11
预览 FPGA笔试题:用Verilog/VHDL写出程序，要求要有饱和处理  ...2 interig 2010-6-27 126076 ATA 2010-6-28 15:06
预览 输出端口这样定义合适想把dataout定义成位宽为12长度为6的数组  ...2 tim 2010-6-28 176479 VVIC 2010-6-28 14:58
预览 有没有具体实例是贯穿整个设计的啊？  ...2 usd 2010-6-28 156077 interig 2010-6-28 14:49
预览 MAXPLUS II怎么不能进行编译和仿真啊？  ...2 interig 2010-6-27 157770 ups 2010-6-28 14:35
预览 同步置位与异步置位区别？  ...2 UFP 2010-6-28 136716 interige 2010-6-28 14:20
预览 verilog怎么才会自动生成ram或rom？  ...2 CCIE 2010-6-28 1011348 VVC 2010-6-28 14:19
预览 这个verilog程序有何问题？  ...2 longtim 2010-6-28 145951 usd 2010-6-28 14:05
预览 fpga优秀设计的十大戒律  ...2 interige 2010-6-27 125091 FFT 2010-6-28 14:03
预览 给一个信号赋值后，信号就一直是那个值，那还要锁存器干什么？  ...2 ICE 2010-6-27 135485 usd 2010-6-28 13:40
预览 VHDL实现16位精度锯齿波  ...2 longt 2010-6-28 135411 CTT 2010-6-28 13:40
预览 用vhdl编写一个时钟日历，我该如何编写呢？  ...2 VVIC 2010-6-28 106039 CCIE 2010-6-28 13:03
预览 fpga关于4倍频的讨论  ...2 VVIC 2010-6-28 106274 usd 2010-6-28 12:58
预览 编译出现如下的警告Warning (10030):这句警告是什么意思？高手指点下  ...2 HANG 2010-6-28 125271 UFO 2010-6-28 12:48
预览 verilog中@（）语句的探索与讨论  ...2 interige 2010-6-27 115946 HDL 2010-6-28 11:44
预览 testbench问题！！ise中为什么不能编写verilog的testbench?却能编写vhdl的.  ...2 inter 2010-6-27 146457 ups 2010-6-28 11:25
预览 编译警告怎么消除？ FFT 2010-6-28 93081 inter 2010-6-28 11:02
预览 verilog一个运算符的问题  ...2 ups 2010-6-28 116836 ICE 2010-6-28 10:55
下一页 »
1 ...307308309310311312313314... 327下一页
 返 回 发新帖

快速发帖

还可输入 80 个字符
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以发帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2024-12-24 09:52 , Processed in 0.063282 second(s), 16 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

返回顶部 返回版块