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预览 如何开始学习Verilog？ interige 2010-6-27 53126 HANG 2010-6-28 04:50
预览 哪位有des加密算法的fpga源程序啊!小弟急用! UFP 2010-6-28 42034 encounter 2010-6-28 04:45
预览 quartusII里警告的影响 CHAN 2010-6-28 32375 VVIC 2010-6-28 04:44
预览 vga彩条信号显示控制器 HANG 2010-6-27 64268 CHAN 2010-6-28 04:43
预览 verilog 中的函数(tunction)如何用？ CCIE 2010-6-28 33011 VVIC 2010-6-28 04:41
预览 问题仍在继续——一个初学者请教：寄存器赋值问题？ CHANG 2010-6-28 32027 FFT 2010-6-28 04:38
预览 如何产生一个不对称的clk? ICE 2010-6-27 41784 interige 2010-6-28 04:34
预览 有能给个用VHDL编写的小系统的程序啊 usd 2010-6-28 42077 ANG 2010-6-28 04:34
预览 序列检测器~~~~ UFO 2010-6-27 72699 CHA 2010-6-28 04:33
预览 求助：关于Verilog的问题 ATA 2010-6-27 53031 ngtim 2010-6-28 04:31
预览 问个菜鸟级的问题 usd 2010-6-27 52624 CTT 2010-6-28 04:31
预览 如何在Verilog实现一个将加法器的结果载入D触发器的代码 ANG 2010-6-28 63147 FFT 2010-6-28 04:28
预览 如果要设计个模块，这个模块时钟有125MHZ和250MHZ选择 HANG 2010-6-27 52693 usb 2010-6-28 04:27
预览 利用verilog语言实现数学函数，如sine、cos函数、log2x以2为底的对数函数 ups 2010-6-27 55737 AAT 2010-6-28 04:25
预览 5分频（占空比3：2） CHAN 2010-6-28 21929 VVC 2010-6-28 04:22
预览 在用原理图编绎出现一个问题，请问一下用这种方式编译应该注意哪些问题 CTT 2010-6-28 32068 ups 2010-6-28 04:22
预览 各位请帮我看一下这是用什么语言写的程序？ tim 2010-6-28 31998 HANG 2010-6-28 04:22
预览 有人用VHDL写过产生服从高斯分布且方差可调的随机噪声的程序吗？ VVC 2010-6-27 53531 ngtim 2010-6-28 04:21
预览 请教VHDL语言的高手 usd 2010-6-28 31758 CTT 2010-6-28 04:21
预览 fpga组合逻辑反馈问题 ICE 2010-6-28 32831 longtim 2010-6-28 04:19
预览 关于选片？ longtime 2010-6-28 41954 ups 2010-6-28 04:18
预览 verilog想要实现一个轮寻的优先级仲裁器 ngtim 2010-6-28 22009 VVIC 2010-6-28 04:16
预览 MaxplusII 仿真时出现miss source的错误提示 HDL 2010-6-28 42653 VVIC 2010-6-28 04:11
预览 wire [`addr_size-1:0] #(5) addr = addr_r;＃（5）是延时的意思吗？ HANG 2010-6-27 42079 CTT 2010-6-28 04:04
预览 有人会DDS系统设计吗 CTT 2010-6-28 32257 CTT 2010-6-28 03:58
预览 麻烦各位给修改下,我这个实现不了输出的结果,结果直接置位高低电平了.. interi 2010-6-28 21753 ups 2010-6-28 03:58
预览 频率计的verilog的程序 CHAN 2010-6-27 42663 ngtim 2010-6-28 03:57
预览 问下一个关于Verilog中的case的问题要完成一个256选1电路 encounter 2010-6-27 63770 longtim 2010-6-28 03:56
预览 VHDL syntax error at counter10.vhd(32) near CTT 2010-6-27 32073 interig 2010-6-28 03:55
预览 如何分频我想从50MHZ的时钟频率分出 6MHZ的时钟，该如何做呢？好象不是整数倍哦 HANG 2010-6-27 32318 UFP 2010-6-28 03:51
预览 QuartusII在编译时出现的问题 VVC 2010-6-27 63220 interige 2010-6-28 03:45
预览 谁能给点通信模块方面的设计技巧和实例 longt 2010-6-28 22084 VVC 2010-6-28 03:43
预览 大家说我看什么书来入门verilog呢？ HDL 2010-6-27 62706 UFO 2010-6-28 03:43
预览 为什么顶层模块有两个时钟？ CHAN 2010-6-28 41954 ANG 2010-6-28 03:38
预览 我用VHDL做了一个分频器，怎么能消除延迟？ inter 2010-6-27 52817 longtim 2010-6-28 03:38
预览 说话人识别系统用FPGA能做出来吗？ usb 2010-6-28 32346 ngtim 2010-6-28 03:38
预览 用双模前置小数分频器实现任意小数分频的VHDL源代码 CTT 2010-6-28 46744 HDL 2010-6-28 03:36
预览 verilog多点例化问题 inter 2010-6-27 32597 CHAN 2010-6-28 03:34
预览 关于异步FIFO中两个时钟相差很大的问题 ANG 2010-6-27 32701 CCIE 2010-6-28 03:33
预览 求助！ＶＨＤＬ程序由于输入输出的位数太多，导致不能用现有的芯片硬件 ICE 2010-6-28 43250 CCIE 2010-6-28 03:32
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