FPGA技术交流今日: 0|主题: 13182|排名: 1

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预览 verilog编写的键盘扫描程序 ...2	ICE 2010-6-28	157702	CHAN 2010-6-28 15:31
预览急求Spartan-3E电源部分电路设计...	xinchao 2010-6-28	02709	xinchao 2010-6-28 15:11
预览 FPGA笔试题:用Verilog/VHDL写出程序，要求要有饱和处理 ...2	interig 2010-6-27	126239	ATA 2010-6-28 15:06
预览输出端口这样定义合适想把dataout定义成位宽为12长度为6的数组 ...2	tim 2010-6-28	176732	VVIC 2010-6-28 14:58
预览有没有具体实例是贯穿整个设计的啊？ ...2	usd 2010-6-28	156227	interig 2010-6-28 14:49
预览 MAXPLUS II怎么不能进行编译和仿真啊？ ...2	interig 2010-6-27	157970	ups 2010-6-28 14:35
预览同步置位与异步置位区别？ ...2	UFP 2010-6-28	136836	interige 2010-6-28 14:20
预览 verilog怎么才会自动生成ram或rom？ ...2	CCIE 2010-6-28	1011460	VVC 2010-6-28 14:19
预览这个verilog程序有何问题？ ...2	longtim 2010-6-28	146137	usd 2010-6-28 14:05
预览 fpga优秀设计的十大戒律 ...2	interige 2010-6-27	125245	FFT 2010-6-28 14:03
预览给一个信号赋值后，信号就一直是那个值，那还要锁存器干什么？ ...2	ICE 2010-6-27	135629	usd 2010-6-28 13:40
预览 VHDL实现16位精度锯齿波 ...2	longt 2010-6-28	135554	CTT 2010-6-28 13:40
预览用vhdl编写一个时钟日历，我该如何编写呢？ ...2	VVIC 2010-6-28	106233	CCIE 2010-6-28 13:03
预览 fpga关于4倍频的讨论 ...2	VVIC 2010-6-28	106403	usd 2010-6-28 12:58
预览编译出现如下的警告Warning (10030):这句警告是什么意思？高手指点下 ...2	HANG 2010-6-28	125411	UFO 2010-6-28 12:48
预览 verilog中@（）语句的探索与讨论 ...2	interige 2010-6-27	116063	HDL 2010-6-28 11:44
预览 testbench问题！！ise中为什么不能编写verilog的testbench?却能编写vhdl的. ...2	inter 2010-6-27	146614	ups 2010-6-28 11:25
预览编译警告怎么消除？	FFT 2010-6-28	93159	inter 2010-6-28 11:02
预览 verilog一个运算符的问题 ...2	ups 2010-6-28	116964	ICE 2010-6-28 10:55
预览 quartusII这个警告有什么影响?应该怎么避免？ ...2	FFT 2010-6-27	116050	CHANG 2010-6-28 10:54
预览大家fpga设计都用什么软件？ ...2 3	ANG 2010-6-26	2510638	lovepower97 2010-6-28 10:51
预览面向多媒体的FPGA设计？	ngtim 2010-6-28	83273	ANG 2010-6-28 10:40
预览 verilog异步触发问题	AAT 2010-6-27	94322	longt 2010-6-28 10:36
预览 SystemVerilog语言简介 ...2	usb 2010-6-27	105652	interig 2010-6-28 10:35
预览想将两个8位数组合成一个16位的数,这样的VHDL程序怎么写? ...2	encounter 2010-6-28	115657	longtim 2010-6-28 10:28
预览 verilog8位数的串入并出代码	interig 2010-6-28	83684	encounter 2010-6-28 10:22
预览 verilog程序?谢谢了 ...2	CHAN 2010-6-27	125305	VVIC 2010-6-28 10:17
预览 verilog初学者实际工作中遇到的问题请大家指点下~~~ ...2	CHANG 2010-6-28	105452	interig 2010-6-28 10:13
预览什么叫可综合	tim 2010-6-27	93725	tim 2010-6-28 10:10
预览 Verilog的结构语句、系统任务... ...2	CHAN 2010-6-28	106424	interi 2010-6-28 10:08
预览计数器问题，这个代码的testbench对不对，仿真的时候，输出一直是X	longtim 2010-6-28	73372	AAT 2010-6-28 09:43
预览请教Verilog的问题data;这句中既然是定义了一位的，为什么又要定义成[0..0]这样的形式 ...2	ups 2010-6-27	104760	UFP 2010-6-28 09:35
预览 verilog这段代码的输出怎样去掉毛刺 ...2	CCIE 2010-6-27	116963	ngtim 2010-6-28 09:32
预览 QUARTUS的延时和初始化问题 ...2	interi 2010-6-28	105763	CHA 2010-6-28 09:27
预览 FPGA引脚输出(LVTTL)随频率变高而严重变形，怎么解决	老怪甲 2010-6-28	01493	老怪甲 2010-6-28 09:20
预览求助：这样的信号怎么产生呢？	usd 2010-6-27	82627	longtim 2010-6-28 09:18
预览模块中设计了一个分频器,产生的频率要同时给我设计的两个FIFO同时提供时钟.	tim 2010-6-28	72931	CCIE 2010-6-28 09:16
预览有个程序那个reg给dout赋值是不是就是给dout赋初值,如果不是,那么要给dout 一个初值	AAT 2010-6-27	93018	CTT 2010-6-28 09:15
预览一段关于流水代码的问题	usd 2010-6-27	72655	CHAN 2010-6-28 09:12
预览 VHDL菜鸟问题	FFT 2010-6-27	93843	inter 2010-6-28 09:03