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预览 process进程内外的串行并行? ...2	UFP 2010-6-27	107465	ICE 2010-6-28 09:02
预览哪位高手能帮我写一下用Verilog HDL语言来实现组相联cache的行为级设计!	ups 2010-6-26	42318	interig 2010-6-28 09:00
预览推荐一本学习VHDL的教材	ngtim 2010-6-27	73401	longt 2010-6-28 09:00
预览请教verilog代码使用repeat产生确定数目的时钟脉冲 ...2	interige 2010-6-28	1211893	HDL 2010-6-28 08:55
预览 fpga新手的verilog困惑	CHANG 2010-6-28	72923	CHANG 2010-6-28 08:53
预览求教：：@()的问题	longtime 2010-6-27	82535	longt 2010-6-28 08:38
预览 VHDL 程序问题求教	VVC 2010-6-28	83628	CHAN 2010-6-28 08:37
预览计数器？有个输出y，怎么使y在0到32为1 ，在32到64为1，64到100又为0？	interi 2010-6-28	62586	CHAN 2010-6-28 08:36
预览关于DPLL中鉴相器的Verilog的代码怎么写	AAT 2010-6-28	74126	CHAN 2010-6-28 08:27
预览 verilog hdl学习谁知道在VERILOG 中怎么用双向口呀？	ups 2010-6-27	93590	tim 2010-6-28 08:07
预览怎么用数据流描述？？？？	UFO 2010-6-27	73300	longt 2010-6-28 08:06
预览如何用VERILOG实现串-并转换？请各位达人指教！	tim 2010-6-28	83448	VVIC 2010-6-28 08:05
预览 256*8的rom的VHDL设计	longtime 2010-6-27	63156	ngtim 2010-6-28 07:56
预览ＰＬＬ的使用方法！	ANG 2010-6-27	83571	ANG 2010-6-28 07:52
预览用verilog写的module能够重复引用吗？	longt 2010-6-27	93625	usd 2010-6-28 07:45
预览为什么我定义的寄存器类型的数组编译总是不能通过?	longtime 2010-6-27	82796	HANG 2010-6-28 07:36
预览同步电路和异步电路的区别	VVC 2010-6-27	73393	ANG 2010-6-28 07:32
预览 IOB资源不够用，有什么技巧改进没有？	ups 2010-6-27	73384	CHAN 2010-6-28 07:31
预览有verilog开平方的算法吗？	encounter 2010-6-28	62976	FFT 2010-6-28 07:20
预览进来讨论一下VERILOG,VHDL	UFO 2010-6-28	52563	encounter 2010-6-28 07:13
预览关于操作符？	ups 2010-6-27	62399	HDL 2010-6-28 07:09
预览求助:关于 @ 的问题	FFT 2010-6-27	82560	VVIC 2010-6-28 07:08
预览抢答器verilog代码－	VVIC 2010-6-28	52859	interi 2010-6-28 07:06
预览 Verilog的条件语句北京航空航天大学夏宇闻	interig 2010-6-28	54160	CHA 2010-6-28 07:02
预览 Quartus 延时电路仿真问题	interi 2010-6-28	62613	HANG 2010-6-28 06:59
预览如何处理RAM的输入输出与双向数据总路线的连接	encounter 2010-6-28	62810	inter 2010-6-28 06:53
预览 MAXPLUS II编译时LOOP语句的使用	CHAN 2010-6-28	63307	encounter 2010-6-28 06:46
预览 VHDL程序编译通过，可是我需要的端口被忽略，怎么办？谢谢了！	interi 2010-6-28	62720	longtim 2010-6-28 06:44
预览如何设置FPGA闲置管脚	encounter 2010-6-27	73444	encounter 2010-6-28 06:42
预览 quartusII 中用Verilog写了几个很简单的模块但在编译时总出现这样的warning: ...2	HDL 2010-6-27	146720	inter 2010-6-28 06:42
预览在有时钟的情况下，怎样再表达另一个信号的跳变？	longtime 2010-6-28	52816	VVIC 2010-6-28 06:39
预览延迟时间置于赋值语句不同位置得到的不同结果	FFT 2010-6-28	52952	longt 2010-6-28 06:32
预览 fpga高手谁有VHDL程序啊	UFP 2010-6-27	63029	ATA 2010-6-28 06:24
预览一段Verilog代码的意思	usd 2010-6-27	72349	ICE 2010-6-28 06:22
预览初学verilog 请高手多多指教8 'b1???????是什么意思啊	UFP 2010-6-27	53030	CHA 2010-6-28 06:21
预览怎么用vhdl实现fsk解调？？	CHA 2010-6-27	63104	usd 2010-6-28 06:17
预览 verilog问题,没看懂,异步清空的D触发器的U D P描述	longtime 2010-6-27	52850	ngtim 2010-6-28 06:12
预览分频时钟采样的问题	usb 2010-6-28	52901	interig 2010-6-28 06:12
预览关于同步电路中的时钟(clock)使能信号的问题	CHA 2010-6-27	62906	ngtim 2010-6-28 06:03
预览 verilog 高手进来帮我双向端口的仿真错误	inter 2010-6-27	63463	CHA 2010-6-28 05:51