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预览 输出端口这样定义合适想把dataout定义成位宽为12长度为6的数组  ...2 tim 2010-6-28 176895 VVIC 2010-6-28 14:58
预览 有没有具体实例是贯穿整个设计的啊？  ...2 usd 2010-6-28 156523 interig 2010-6-28 14:49
预览 MAXPLUS II怎么不能进行编译和仿真啊？  ...2 interig 2010-6-27 158215 ups 2010-6-28 14:35
预览 同步置位与异步置位区别？  ...2 UFP 2010-6-28 136987 interige 2010-6-28 14:20
预览 verilog怎么才会自动生成ram或rom？  ...2 CCIE 2010-6-28 1011637 VVC 2010-6-28 14:19
预览 这个verilog程序有何问题？  ...2 longtim 2010-6-28 146321 usd 2010-6-28 14:05
预览 fpga优秀设计的十大戒律  ...2 interige 2010-6-27 125529 FFT 2010-6-28 14:03
预览 给一个信号赋值后，信号就一直是那个值，那还要锁存器干什么？  ...2 ICE 2010-6-27 135793 usd 2010-6-28 13:40
预览 VHDL实现16位精度锯齿波  ...2 longt 2010-6-28 135727 CTT 2010-6-28 13:40
预览 用vhdl编写一个时钟日历，我该如何编写呢？  ...2 VVIC 2010-6-28 106369 CCIE 2010-6-28 13:03
预览 fpga关于4倍频的讨论  ...2 VVIC 2010-6-28 106669 usd 2010-6-28 12:58
预览 编译出现如下的警告Warning (10030):这句警告是什么意思？高手指点下  ...2 HANG 2010-6-28 125688 UFO 2010-6-28 12:48
预览 verilog中@（）语句的探索与讨论  ...2 interige 2010-6-27 116240 HDL 2010-6-28 11:44
预览 testbench问题！！ise中为什么不能编写verilog的testbench?却能编写vhdl的.  ...2 inter 2010-6-27 146859 ups 2010-6-28 11:25
预览 编译警告怎么消除？ FFT 2010-6-28 93241 inter 2010-6-28 11:02
预览 verilog一个运算符的问题  ...2 ups 2010-6-28 117089 ICE 2010-6-28 10:55
预览 quartusII这个警告有什么影响?应该怎么避免？  ...2 FFT 2010-6-27 116245 CHANG 2010-6-28 10:54
预览 大家fpga设计都用什么软件？  ...23 ANG 2010-6-26 2511052 lovepower97 2010-6-28 10:51
预览 面向多媒体的FPGA设计？ ngtim 2010-6-28 83407 ANG 2010-6-28 10:40
预览 verilog异步触发问题 AAT 2010-6-27 94418 longt 2010-6-28 10:36
预览 SystemVerilog语言简介  ...2 usb 2010-6-27 105898 interig 2010-6-28 10:35
预览 想将两个8位数组合成一个16位的数,这样的VHDL程序怎么写?  ...2 encounter 2010-6-28 115860 longtim 2010-6-28 10:28
预览 verilog8位数的串入并出 代码 interig 2010-6-28 83807 encounter 2010-6-28 10:22
预览 verilog程序?谢谢了  ...2 CHAN 2010-6-27 125493 VVIC 2010-6-28 10:17
预览 verilog初学者实际工作中遇到的问题 请大家指点下~~~  ...2 CHANG 2010-6-28 105683 interig 2010-6-28 10:13
预览 什么叫可综合 tim 2010-6-27 93830 tim 2010-6-28 10:10
预览 Verilog的结构语句、系统任务...  ...2 CHAN 2010-6-28 106633 interi 2010-6-28 10:08
预览 计数器问题，这个代码的testbench对不对，仿真的时候，输出一直是X longtim 2010-6-28 73473 AAT 2010-6-28 09:43
预览 请教Verilog的问题data;这句中既然是定义了一位的，为什么又要定义成[0..0]这样的形式  ...2 ups 2010-6-27 104900 UFP 2010-6-28 09:35
预览 verilog这段代码的输出怎样去掉毛刺  ...2 CCIE 2010-6-27 117103 ngtim 2010-6-28 09:32
预览 QUARTUS的延时和初始化问题  ...2 interi 2010-6-28 105933 CHA 2010-6-28 09:27
预览 FPGA引脚输出(LVTTL)随频率变高而严重变形，怎么解决 老怪甲 2010-6-28 01535 老怪甲 2010-6-28 09:20
预览 求助：这样的信号怎么产生呢？ usd 2010-6-27 82746 longtim 2010-6-28 09:18
预览 模块中设计了一个分频器,产生的频率要同时给我设计的两个FIFO同时提供时钟. tim 2010-6-28 73012 CCIE 2010-6-28 09:16
预览 有个程序那个reg给dout赋值是不是就是给dout赋初值,如果不是,那么要给dout 一个初值 AAT 2010-6-27 93113 CTT 2010-6-28 09:15
预览 一段关于流水代码的问题 usd 2010-6-27 72758 CHAN 2010-6-28 09:12
预览 VHDL菜鸟问题 FFT 2010-6-27 93915 inter 2010-6-28 09:03
预览 process进程内外的串行并行?  ...2 UFP 2010-6-27 107645 ICE 2010-6-28 09:02
预览 哪位高手能帮我写一下用Verilog HDL语言来实现组相联cache的行为级设计! ups 2010-6-26 42382 interig 2010-6-28 09:00
预览 推荐一本学习VHDL的教材 ngtim 2010-6-27 73484 longt 2010-6-28 09:00
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