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预览 FPGA引脚输出(LVTTL)随频率变高而严重变形，怎么解决 老怪甲 2010-6-28 01612 老怪甲 2010-6-28 09:20
预览 求助：这样的信号怎么产生呢？ usd 2010-6-27 82854 longtim 2010-6-28 09:18
预览 模块中设计了一个分频器,产生的频率要同时给我设计的两个FIFO同时提供时钟. tim 2010-6-28 73146 CCIE 2010-6-28 09:16
预览 有个程序那个reg给dout赋值是不是就是给dout赋初值,如果不是,那么要给dout 一个初值 AAT 2010-6-27 93239 CTT 2010-6-28 09:15
预览 一段关于流水代码的问题 usd 2010-6-27 72872 CHAN 2010-6-28 09:12
预览 VHDL菜鸟问题 FFT 2010-6-27 94052 inter 2010-6-28 09:03
预览 process进程内外的串行并行?  ...2 UFP 2010-6-27 107849 ICE 2010-6-28 09:02
预览 哪位高手能帮我写一下用Verilog HDL语言来实现组相联cache的行为级设计! ups 2010-6-26 42486 interig 2010-6-28 09:00
预览 推荐一本学习VHDL的教材 ngtim 2010-6-27 73652 longt 2010-6-28 09:00
预览 请教verilog代码使用repeat产生确定数目的时钟脉冲  ...2 interige 2010-6-28 1212328 HDL 2010-6-28 08:55
预览 fpga新手的verilog困惑 CHANG 2010-6-28 73208 CHANG 2010-6-28 08:53
预览 求教：：@()的问题 longtime 2010-6-27 82759 longt 2010-6-28 08:38
预览 VHDL 程序问题求教 VVC 2010-6-28 83841 CHAN 2010-6-28 08:37
预览 计数器？有个输出y，怎么使y在0到32为1 ，在32到64为1，64到100又为0？ interi 2010-6-28 62750 CHAN 2010-6-28 08:36
预览 关于DPLL中鉴相器的Verilog的代码怎么写 AAT 2010-6-28 74331 CHAN 2010-6-28 08:27
预览 verilog hdl学习 谁知道在VERILOG 中怎么用双向口呀？ ups 2010-6-27 93825 tim 2010-6-28 08:07
预览 怎么用数据流描述？？？？ UFO 2010-6-27 73490 longt 2010-6-28 08:06
预览 如何用VERILOG实现串-并转换？请各位达人指教！ tim 2010-6-28 83683 VVIC 2010-6-28 08:05
预览 256*8的rom的VHDL设计 longtime 2010-6-27 63322 ngtim 2010-6-28 07:56
预览 ＰＬＬ的使用方法！ ANG 2010-6-27 83855 ANG 2010-6-28 07:52
预览 用verilog写的module能够重复引用吗？ longt 2010-6-27 93870 usd 2010-6-28 07:45
预览 为什么我定义的寄存器类型的数组编译总是不能通过? longtime 2010-6-27 83019 HANG 2010-6-28 07:36
预览 同步电路和异步电路的区别 VVC 2010-6-27 74042 ANG 2010-6-28 07:32
预览 IOB资源不够用，有什么技巧改进没有？ ups 2010-6-27 73675 CHAN 2010-6-28 07:31
预览 有verilog开平方的算法吗？ encounter 2010-6-28 63598 FFT 2010-6-28 07:20
预览 进来讨论一下VERILOG,VHDL UFO 2010-6-28 52783 encounter 2010-6-28 07:13
预览 关于操作符？ ups 2010-6-27 62555 HDL 2010-6-28 07:09
预览 求助:关于 @ 的问题 FFT 2010-6-27 82744 VVIC 2010-6-28 07:08
预览 抢答器verilog代码－ VVIC 2010-6-28 52996 interi 2010-6-28 07:06
预览 Verilog的条件语句 北京航空航天大学 夏宇闻 interig 2010-6-28 54439 CHA 2010-6-28 07:02
预览 Quartus 延时电路仿真问题 interi 2010-6-28 62804 HANG 2010-6-28 06:59
预览 如何处理RAM的输入输出与双向数据总路线的连接 encounter 2010-6-28 63054 inter 2010-6-28 06:53
预览 MAXPLUS II编译时LOOP语句的使用 CHAN 2010-6-28 63539 encounter 2010-6-28 06:46
预览 VHDL程序编译通过，可是我需要的 端口被忽略，怎么办？谢谢了！ interi 2010-6-28 63006 longtim 2010-6-28 06:44
预览 如何设置FPGA闲置管脚 encounter 2010-6-27 73646 encounter 2010-6-28 06:42
预览 quartusII 中用Verilog写了几个很简单的模块但在编译时总出现这样的warning:  ...2 HDL 2010-6-27 147347 inter 2010-6-28 06:42
预览 在有时钟的情况下，怎样再表达另一个信号的跳变？ longtime 2010-6-28 53066 VVIC 2010-6-28 06:39
预览 延迟时间置于赋值语句不同位置得到的不同结果 FFT 2010-6-28 53141 longt 2010-6-28 06:32
预览 fpga高手谁有VHDL程序啊 UFP 2010-6-27 63251 ATA 2010-6-28 06:24
预览 一段Verilog代码的意思 usd 2010-6-27 72573 ICE 2010-6-28 06:22
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