FPGA技术交流今日: 0|主题: 13396|排名: 7

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预览如何产生一个不对称的clk?	ICE 2010-6-27	42024	interige 2010-6-28 04:34
预览有能给个用VHDL编写的小系统的程序啊	usd 2010-6-28	42411	ANG 2010-6-28 04:34
预览序列检测器~~~~	UFO 2010-6-27	73221	CHA 2010-6-28 04:33
预览求助：关于Verilog的问题	ATA 2010-6-27	53440	ngtim 2010-6-28 04:31
预览问个菜鸟级的问题	usd 2010-6-27	53022	CTT 2010-6-28 04:31
预览如何在Verilog实现一个将加法器的结果载入D触发器的代码	ANG 2010-6-28	63651	FFT 2010-6-28 04:28
预览如果要设计个模块，这个模块时钟有125MHZ和250MHZ选择	HANG 2010-6-27	53018	usb 2010-6-28 04:27
预览利用verilog语言实现数学函数，如sine、cos函数、log2x以2为底的对数函数	ups 2010-6-27	56207	AAT 2010-6-28 04:25
预览 5分频（占空比3：2）	CHAN 2010-6-28	22184	VVC 2010-6-28 04:22
预览在用原理图编绎出现一个问题，请问一下用这种方式编译应该注意哪些问题	CTT 2010-6-28	32329	ups 2010-6-28 04:22
预览各位请帮我看一下这是用什么语言写的程序？	tim 2010-6-28	32280	HANG 2010-6-28 04:22
预览有人用VHDL写过产生服从高斯分布且方差可调的随机噪声的程序吗？	VVC 2010-6-27	53922	ngtim 2010-6-28 04:21
预览请教VHDL语言的高手	usd 2010-6-28	32065	CTT 2010-6-28 04:21
预览 fpga组合逻辑反馈问题	ICE 2010-6-28	33271	longtim 2010-6-28 04:19
预览关于选片？	longtime 2010-6-28	42266	ups 2010-6-28 04:18
预览 verilog想要实现一个轮寻的优先级仲裁器	ngtim 2010-6-28	22281	VVIC 2010-6-28 04:16
预览 MaxplusII 仿真时出现miss source的错误提示	HDL 2010-6-28	42940	VVIC 2010-6-28 04:11
预览 wire [`addr_size-1:0] #(5) addr = addr_r;＃（5）是延时的意思吗？	HANG 2010-6-27	42347	CTT 2010-6-28 04:04
预览有人会DDS系统设计吗	CTT 2010-6-28	32613	CTT 2010-6-28 03:58
预览麻烦各位给修改下,我这个实现不了输出的结果,结果直接置位高低电平了..	interi 2010-6-28	22018	ups 2010-6-28 03:58
预览频率计的verilog的程序	CHAN 2010-6-27	42947	ngtim 2010-6-28 03:57
预览问下一个关于Verilog中的case的问题要完成一个256选1电路	encounter 2010-6-27	64443	longtim 2010-6-28 03:56
预览 VHDL syntax error at counter10.vhd(32) near	CTT 2010-6-27	32411	interig 2010-6-28 03:55
预览如何分频我想从50MHZ的时钟频率分出 6MHZ的时钟，该如何做呢？好象不是整数倍哦	HANG 2010-6-27	32579	UFP 2010-6-28 03:51
预览 QuartusII在编译时出现的问题	VVC 2010-6-27	63886	interige 2010-6-28 03:45
预览谁能给点通信模块方面的设计技巧和实例	longt 2010-6-28	22341	VVC 2010-6-28 03:43
预览大家说我看什么书来入门verilog呢？	HDL 2010-6-27	63440	UFO 2010-6-28 03:43
预览为什么顶层模块有两个时钟？	CHAN 2010-6-28	42292	ANG 2010-6-28 03:38
预览我用VHDL做了一个分频器，怎么能消除延迟？	inter 2010-6-27	53137	longtim 2010-6-28 03:38
预览说话人识别系统用FPGA能做出来吗？	usb 2010-6-28	32744	ngtim 2010-6-28 03:38
预览用双模前置小数分频器实现任意小数分频的VHDL源代码	CTT 2010-6-28	47110	HDL 2010-6-28 03:36
预览 verilog多点例化问题	inter 2010-6-27	32905	CHAN 2010-6-28 03:34
预览关于异步FIFO中两个时钟相差很大的问题	ANG 2010-6-27	33115	CCIE 2010-6-28 03:33
预览求助！ＶＨＤＬ程序由于输入输出的位数太多，导致不能用现有的芯片硬件	ICE 2010-6-28	43588	CCIE 2010-6-28 03:32
预览 verilog编译仿真时出现问题（程序如下）	tim 2010-6-27	42609	CCIE 2010-6-28 03:31
预览用状态机实现对A/D转换器ADC0809的采样控制电路	interi 2010-6-28	44105	usd 2010-6-28 03:31
预览 fpga做频率计遇到的问题	CHANG 2010-6-28	32093	encounter 2010-6-28 03:27
预览用FPGA控制CAN控制器SJA1000，主要是初始化部分	usd 2010-6-28	24000	longtime 2010-6-28 03:26
预览谁有基于dds的vhdl实例，带原理图	ICE 2010-6-27	32387	AAT 2010-6-28 03:26
预览用MAXPLUSII调试UART模块的奇偶校验器，波特率发生器，计数器各有个问题	ATA 2010-6-28	22050	AAT 2010-6-28 03:24