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FPGA技术交流 今日: 6 |主题: 13161|排名: 2 

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预览 Quartus里说生成netlist必须用smnplicity而不能用synplicity pro? longtime 2010-6-26 02110 longtime 2010-6-26 02:23
预览 同一型号的封装管脚不同能编译一样么! tim 2010-6-26 01757 tim 2010-6-26 02:21
预览 【求助】 有关状态机自动售货机设计 ICE 2010-6-26 12228 ICE 2010-6-26 02:21
预览 这个芯片的管脚信息:EPF10K20TC144-3 ATA 2010-6-26 02039 ATA 2010-6-26 02:19
预览 SPI Flash ROM 取代 EPROM 可行? CCIE 2010-6-26 32204 interi 2010-6-26 02:19
预览 FPGA 读写DPRAM错误 interi 2010-6-26 12021 HDL 2010-6-26 02:15
预览 为何异步复位那要加2个D触发器才能保证无亚稳态? longtim 2010-6-26 02190 longtim 2010-6-26 02:15
预览 在状态机里加入并行向串行转换 VVC 2010-6-26 12228 CHA 2010-6-26 02:14
预览 如何用verilog 编写对数等式?? AAT 2010-6-26 22261 CTT 2010-6-26 02:12
预览 关于fpga编程时的时序问题该如何匹配呢? longt 2010-6-26 01904 longt 2010-6-26 02:12
预览 vhdl代码在webpack6.2 下assigned package pins 时发生的问题? longtime 2010-6-26 01661 longtime 2010-6-26 02:08
预览 状态机可以嵌套吗?就是一个state和一个sub_state?还是得把它们写成并列的状态呢? VVIC 2010-6-26 22366 tim 2010-6-26 02:07
预览 用verilog编写testbench,ModelSim的大牛可否过来指点一下? interig 2010-6-26 03412 interig 2010-6-26 02:06
预览 如何不让Quartus2生成这些后缀的文件? CHA 2010-6-26 02050 CHA 2010-6-26 02:06
预览 有关moore,mealy两种状态机的教程吗? AAT 2010-6-26 22558 CHA 2010-6-26 02:04
预览 CPLD可以接几个晶振 CHAN 2010-6-26 02201 CHAN 2010-6-26 02:03
预览 谁用过synplicity 的 Certify CHAN 2010-6-26 02084 CHAN 2010-6-26 02:03
预览 [求教]关于VHDL变量在状态机中赋值的问题 VVC 2010-6-26 02131 VVC 2010-6-26 02:03
预览 谁使用过STRATIX1S10这块板子? usb 2010-6-26 01808 usb 2010-6-26 02:02
预览 [求助]assign package pins时出问题 VVIC 2010-6-26 02044 VVIC 2010-6-26 02:01
预览 [求助]ISE在VHDL中怎样使用一个编译好的SCH资源? ICE 2010-6-26 02071 ICE 2010-6-26 01:58
预览 请教:不同的工艺库仿真时对不定态的处理问题 别生气咯 2010-6-26 12112 豆芽 2010-6-26 01:58
预览 CPLD接RC滤波器问题 CCIE 2010-6-26 02055 CCIE 2010-6-26 01:56
预览 VHDL生成图元以后,在原理图文件中使用 usd 2010-6-26 12118 interige 2010-6-26 01:54
预览 CPLD 8051内核的BDF HANG 2010-6-26 02125 HANG 2010-6-26 01:53
预览 我的状态机是怎么回事?? AAT 2010-6-26 12408 HANG 2010-6-26 01:52
预览 状态机的问题,请教高手关于状态机的研究思路 CHAN 2010-6-26 02133 CHAN 2010-6-26 01:52
预览 VHDL编好程序后加载到CPLD中数据紊乱问题??? interig 2010-6-26 12468 UFP 2010-6-26 01:51
预览 高手发一下基于VERILOG的状态机, UFP 2010-6-26 12541 CHANG 2010-6-26 01:51
预览 CPLD语言:想用一个模块实现延迟功能,并且能够在仿真中看出 inter 2010-6-26 12454 UFP 2010-6-26 01:49
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预览 在VHDL 里想用FORCE ,应该用什么命令呢? ICE 2010-6-26 02236 ICE 2010-6-26 01:45
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预览 maxII的封装图怎么显示不了vccint管脚和vcci/o管脚啊? CTT 2010-6-26 12272 FFT 2010-6-26 01:39
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