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预览 vcs作后仿真如何dump出vpd波形文件 ANG 2010-6-26 36844 AAT 2010-6-26 03:51
预览 请问我用JTAG口向CPLD写入程序，如果要删改，应如何把这些程序删除？ longtime 2010-6-26 11950 interi 2010-6-26 03:47
预览 verilog测试文件使用方法 usd 2010-6-26 12879 UFO 2010-6-26 03:47
预览 我的.vhd文档不能编译。MAX_PLUS2的lisence.dat文件在哪有下的？ CCIE 2010-6-26 22408 longtime 2010-6-26 03:46
预览 求助：使用Quartus 软件仿真工具出现的问题 ICE 2010-6-26 12002 interi 2010-6-26 03:46
预览 单进程状态机的设计 encounter 2010-6-26 64351 usb 2010-6-26 03:46
预览 求助:EZUSB FX2调试遇到问题?? ups 2010-6-26 42895 ANG 2010-6-26 03:44
预览 如何在FPGAADVANTAGE 6.1里加MODELSIM? longtim 2010-6-26 12074 CHANG 2010-6-26 03:44
预览 epm270里的ufm（user flash memory）可以用来干什么 inter 2010-6-26 43115 ANG 2010-6-26 03:42
预览 有什么办法让synplify能识别所写的状态机呢,写代码有什么讲究 inter 2010-6-26 32803 CCIE 2010-6-26 03:41
预览 verilog状态机死机 UFP 2010-6-26 24243 usd 2010-6-26 03:41
预览 我要设计一个位串的数组，并初始化，可编译通过不了 VVIC 2010-6-26 12021 usd 2010-6-26 03:37
预览 这是一个4位的移位寄存器DIR是不是控制左移或者右移的 UFO 2010-6-26 32684 interig 2010-6-26 03:36
预览 fpga新手有关verilog中全等号===的使用 ICE 2010-6-26 22818 VVC 2010-6-26 03:36
预览 riviera的代码分析工具code coverage CHAN 2010-6-26 32951 ANG 2010-6-26 03:36
预览 图像采集的系统DSP和CPLD的问题 CCIE 2010-6-26 22984 longtime 2010-6-26 03:35
预览 cpld的时钟频率是怎么算的？ AAT 2010-6-26 33274 CCIE 2010-6-26 03:35
预览 光纤电流互感器数据处理算法的fpga实现要求用verilog hdl语言去做。 AAT 2010-6-26 12320 ups 2010-6-26 03:34
预览 cpld设计流程 CHANG 2010-6-26 11794 interige 2010-6-26 03:33
预览 【求助】：高手帮忙看看我的vhdl程序问题出在什么地方 HDL 2010-6-26 32171 ANG 2010-6-26 03:33
预览 偶是新手 本人开始学verilog，请问用什么软件编程？ VVC 2010-6-26 22180 ATA 2010-6-26 03:31
预览 用的Quartus 60由于没有lincense,所以不能自动生成.sof和.pof文件怎么办? ups 2010-6-26 22823 UFP 2010-6-26 03:30
预览 请问大家三段式状态机的问题 inter 2010-6-26 12490 ATA 2010-6-26 03:29
预览 电平产生问题 ups 2010-6-26 22173 ANG 2010-6-26 03:29
预览 求助：code style check工具 VVIC 2010-6-26 12319 ngtim 2010-6-26 03:25
预览 脉冲按键电话按键显示器设计Verilog HDL ATA 2010-6-26 12222 CHA 2010-6-26 03:24
预览 EPM1270管脚未定义 HDL 2010-6-26 42629 CHANG 2010-6-26 03:18
预览 MAXPLUSII10.2和licen？，编译不了咯 inter 2010-6-26 22696 CCIE 2010-6-26 03:17
预览 关于用Gray码替换Binary码编写状态机的问题 FFT 2010-6-26 22919 ngtim 2010-6-26 03:15
预览 程序怎么改:输入有两个时钟信号：gate：1Hz方波，clk：40MHz；另一输入是使能信号：en longtim 2010-6-26 32774 ups 2010-6-26 03:14
预览 fpga工程师有人用过ISE中的stateCAD么? ups 2010-6-26 12261 UFO 2010-6-26 03:13
预览 CPLD设计主备控制器 VVC 2010-6-26 21977 CHANG 2010-6-26 03:10
预览 ASIC设计流程以及所用工具 CCIE 2010-6-26 32397 ATA 2010-6-26 03:09
预览 关于FPGA实现过程的问题！！ 纸风铃 2010-6-25 32179 一个人的舞台 2010-6-26 03:09
预览 verilog键盘控制状态机问题 CCIE 2010-6-26 12217 interige 2010-6-26 03:08
预览 VHDL中是不是不分三段 两段状态机啊 豆芽 2010-6-25 42819 七郎仔 2010-6-26 03:07
预览 我的状态机出现时序滞后，请问高手怎么办 ATA 2010-6-26 12180 longtim 2010-6-26 03:05
预览 想为下一个模块产生一个使能信号如何写比较好 longtim 2010-6-26 22256 CCIE 2010-6-26 03:04
预览 听说mentor的0-in能进行亚稳态分析，是不是真的？ 海龟 2010-6-26 53451 蓝雪 2010-6-26 03:04
预览 关于端口轮询的实现方法请教？ CHANG 2010-6-26 11921 CCIE 2010-6-26 03:03
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