FPGA技术交流今日: 5 |主题: 13178|排名: 2

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预览请问下大家，fifo可以调整设置达到晚输出一拍的效果吗	ccs 2021-8-7	01008	ccs 2021-8-7 06:59
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预览如何看时序图	dameihuaxia 2021-8-3	01134	dameihuaxia 2021-8-3 14:41
预览有人用过PLUG417没得？	ccs 2021-8-2	01108	ccs 2021-8-2 20:40
预览各位大佬，麻烦问一下mig核的地址问题。控制ddr的起始地址可以不是8的倍数吗	ccs 2021-8-2	01095	ccs 2021-8-2 20:40
预览请问vivado怎么做寄存器到寄存器之间的约束	ccs 2021-8-2	01114	ccs 2021-8-2 20:39
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预览通过FPGA实现以太网通信原理及理解	dameihuaxia 2021-6-3	73099	dameihuaxia 2021-7-31 13:24
预览 FPGA_100天之旅_矩阵键盘设计	dameihuaxia 2021-7-28	31480	dameihuaxia 2021-7-31 13:23
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预览 vivado的debug是不是必须调ip核啊？	ccs 2021-7-30	01021	ccs 2021-7-30 06:32
预览为什么我修改完vivado自动分配地址，sdk运行显示microblaze取指令停止修改是因为...	ccs 2021-7-28	01018	ccs 2021-7-28 17:10
预览 xilinx有浮点数乘法ip吗？	ccs 2021-7-25	01153	ccs 2021-7-25 05:54
预览有哪位大佬做过多片ADC12DJ3200的NCO同步吗？	ccs 2021-7-25	01681	ccs 2021-7-25 05:54
预览 FPGA的管脚输入用示波器测是高电平，但是用signaltap仿真，显示该引脚低电平。	ccs 2021-7-22	01112	ccs 2021-7-22 20:59
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