集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
收藏本版 (8) |订阅

FPGA技术交流 今日: 0|主题: 13199|排名: 3 

作者 回复/查看 最后发表
预览 AD转换和AD采样 fpga_feixiang 2019-11-6 01142 fpga_feixiang 2019-11-6 14:16
预览 请问aurora协议与gtx ip核里的aurora有什么区别吗 ccs 2019-11-5 01035 ccs 2019-11-5 04:44
预览 sdram 写时序 fpga_feixiang 2019-11-2 11184 晓灰灰 2019-11-4 18:18
预览 SDRAM详细介绍 fpga_feixiang 2019-11-3 11093 晓灰灰 2019-11-4 18:17
预览 DRAM,SDRAM和SRAM的区别 fpga_feixiang 2019-11-3 01100 fpga_feixiang 2019-11-3 14:31
预览 SDRAM详细介绍 fpga_feixiang 2019-11-2 01103 fpga_feixiang 2019-11-2 17:23
预览 求助!!!急!急!急!在线等! attach_img 神殇丶 2019-11-2 01156 神殇丶 2019-11-2 16:21
预览 我用的xilinx的fpga,经常发生所有fpga供电对地短路的问题 ccs 2019-11-2 01170 ccs 2019-11-2 05:21
预览 硬件加速有什么用 fpga_feixiang 2019-11-1 01387 fpga_feixiang 2019-11-1 15:24
预览 什么是硬件加速 fpga_feixiang 2019-11-1 01237 fpga_feixiang 2019-11-1 15:23
预览 请问下,fpga在区块链上是做什么样的功能的? ccs 2019-10-31 01144 ccs 2019-10-31 20:46
预览 各位大神,verilog 支持 A = B[ C [D] ] 不 ? ccs 2019-10-31 01340 ccs 2019-10-31 20:45
预览 哪位知道Quartus Prime物理位置约束 ccs 2019-10-31 01089 ccs 2019-10-31 20:44
预览 m序列的性质 fpga_feixiang 2019-10-30 11187 晓灰灰 2019-10-31 15:59
预览 基于MATLAB的均值滤波算法实现 fpga_feixiang 2019-10-30 11239 晓灰灰 2019-10-31 15:58
预览 均值滤波,中值滤波,最大最小值滤波 fpga_feixiang 2019-10-30 11179 晓灰灰 2019-10-31 15:58
预览 高斯滤波 fpga_feixiang 2019-10-31 01042 fpga_feixiang 2019-10-31 15:51
预览 m序列的性质 fpga_feixiang 2019-10-30 01211 fpga_feixiang 2019-10-30 16:20
预览 m序列的性质 fpga_feixiang 2019-10-30 01222 fpga_feixiang 2019-10-30 16:19
预览 m序列的产生与本原多项式 fpga_feixiang 2019-10-30 01122 fpga_feixiang 2019-10-30 16:16
预览 m序列产生的原理 fpga_feixiang 2019-10-30 01112 fpga_feixiang 2019-10-30 16:14
预览 m序列的简介 fpga_feixiang 2019-10-30 01157 fpga_feixiang 2019-10-30 16:12
预览 用FPGA做增量式PID参数整定 531436258 2012-2-1 32952 YK168 2019-10-29 14:24
预览 《兼容arm9的软核处理器设计基于fpga》这本书没有 ccs 2019-10-27 01084 ccs 2019-10-27 06:49
预览 布局布线时报错:peak virtual memory:7130 megabytes怎么解决? ccs 2019-10-27 01125 ccs 2019-10-27 06:48
预览 请问一下高手。{}的拼接是怎么拼的?{7,6} 拼出来是多少? ccs 2019-10-27 01090 ccs 2019-10-27 06:48
预览 想问一下,vivado里面怎么像ise一样查看工程的最大工作频率呢? ccs 2019-10-27 01218 ccs 2019-10-27 06:47
预览 请问一下大家在模块引脚这样定义 output reg [15:0] aa;这是16个输出引脚吗? ccs 2019-10-27 01087 ccs 2019-10-27 06:47
预览 中值滤波&均值滤波 fpga_feixiang 2019-10-25 01200 fpga_feixiang 2019-10-25 14:12
预览 基于MATLAB的均值滤波算法实现 fpga_feixiang 2019-10-25 01291 fpga_feixiang 2019-10-25 14:11
预览 问一下,win10自动更新后,modelsim 打不开了 ccs 2019-10-24 01158 ccs 2019-10-24 19:50
预览 扩频因子 fpga_feixiang 2019-10-24 01260 fpga_feixiang 2019-10-24 14:39
预览 三菱FX2nPLC与昆仑通态(MCGS)无线通讯实例 attach_img bluesky 2019-10-24 01115 bluesky 2019-10-24 10:37
预览 三菱FX2nPLC与昆仑通态(MCGS)无线通讯实例 attach_img bluesky 2019-10-24 01170 bluesky 2019-10-24 09:46
预览 请问下,工程里面添加vio,例化了多个,可以吗? ccs 2019-10-23 01066 ccs 2019-10-23 21:36
预览 m序列的性质 fpga_feixiang 2019-10-23 01181 fpga_feixiang 2019-10-23 14:34
预览 quartus怎么调用synplify生成的.scf文件 admin 2019-10-23 01191 admin 2019-10-23 11:15
预览 verilog模块结构 fpga_feixiang 2019-10-21 11282 晓灰灰 2019-10-22 12:18
预览 verilog数据类型 常量 变量 fpga_feixiang 2019-10-21 11241 晓灰灰 2019-10-22 12:17
预览 verilog运算符及表达式 fpga_feixiang 2019-10-21 11245 晓灰灰 2019-10-22 12:17
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2025-4-30 08:22 , Processed in 0.048108 second(s), 15 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

返回顶部 返回版块