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预览 VHDL和Verilog共同点	fpga_feixiang 2020-6-8	21258	大鹏 2020-6-11 11:29
预览均值滤波	fpga_feixiang 2020-5-27	21326	大鹏 2020-6-11 11:29
预览 DLL	fpga_feixiang 2020-6-5	31327	zxopenhl 2020-6-11 11:27
预览 pn码，m序列产生原理	fpga_feixiang 2020-5-24	41560	大鹏 2020-6-10 14:57
预览 fpga+dsp采集板的接口问题	小泡泡 2010-4-20	22931	大鹏 2020-6-10 14:56
预览 modelsim仿真	残酷月光 2020-6-9	21154	大鹏 2020-6-10 14:56
预览用verilog状态机做一个电梯控制器的课程设计	AAT 2010-6-26	23720	zxopenhl 2020-6-10 14:54
预览 VHDL和Verilog特点	fpga_feixiang 2020-6-8	21263	大鹏 2020-6-9 15:47
预览 verilog模块特点	fpga_feixiang 2020-6-8	21142	大鹏 2020-6-9 15:46
预览 verilog模块的结构	fpga_feixiang 2020-6-8	21213	zxopenhl 2020-6-9 15:43
预览什么是DDR SDRAM及它的特性	fpga_feixiang 2020-6-5	21181	大鹏 2020-6-6 15:19
预览深度解析DDR3内存新特性	fpga_feixiang 2020-6-5	31357	大鹏 2020-6-6 15:19
预览 sdram存储原理	fpga_feixiang 2020-6-5	31338	zxopenhl 2020-6-6 15:17
预览 SDRAM与DDR的不同	fpga_feixiang 2020-6-3	21235	大鹏 2020-6-4 14:29
预览 DDR和SDRAM有什么区别	fpga_feixiang 2020-6-3	21379	大鹏 2020-6-4 14:28
预览什么是DDR2 SDRAM	fpga_feixiang 2020-6-3	31408	zxopenhl 2020-6-4 14:27
预览 m序列verilog	fpga_feixiang 2020-5-24	31459	大鹏 2020-6-3 14:24
预览常用本原多项式	fpga_feixiang 2020-5-24	21156	大鹏 2020-6-3 14:23
预览哪位大神有AXI的中文协议求发一下	arteart 2020-6-1	21238	zxopenhl 2020-6-3 14:22
预览中值滤波	fpga_feixiang 2020-5-27	32052	大鹏 2020-6-2 16:20
预览通讯校检	fpga_feixiang 2020-5-30	31336	月影星痕 2020-5-31 17:36
预览常见CRC参数模型	fpga_feixiang 2020-5-30	51498	月影星痕 2020-5-31 17:35
预览硬件加速	fpga_feixiang 2020-5-30	31433	月影星痕 2020-5-31 17:35
预览中值滤波C代码	fpga_feixiang 2020-5-27	21365	大鹏 2020-5-28 16:39
预览 FPGA仿真，无波形，求助！！	lihuailiang 2020-5-23	41409	lihuailiang 2020-5-27 19:12
预览 matlab就提供了产生M序列的专门函数	fpga_feixiang 2020-5-24	41567	大鹏 2020-5-27 15:50
预览汉明码校验错误实例	fpga_feixiang 2020-5-21	31379	zxopenhl 2020-5-27 15:47
预览 Xilinx Kintex-7 FPGA开发板支持接口32位 DDR4 SDRAM	英尚微电子 2020-5-19	31400	英尚微电子 2020-5-27 14:58
预览英特尔Arria 10 SOC FPGA开发板硬件支持32位 DDR4 SDRAM	英尚微电子 2020-5-20	31346	英尚微电子 2020-5-27 14:57
预览 modelsim仿真时，提示module 'altsyncram' is not defined	ccs 2020-5-26	11159	ccs 2020-5-26 16:35
预览请问一下，用chipscope下载程序时出现的问题是怎么回事啊	ccs 2020-5-26	11083	ccs 2020-5-26 16:34
预览 Xilinx FPGA提供DDR4内存接口解决方案	英尚微电子 2020-5-22	31378	大鹏 2020-5-25 18:09
预览自己做了个计时器，但是modelsim仿真没有输出	残酷月光 2020-5-25	11230	残酷月光 2020-5-25 17:11
预览 m序列的简介m序列的简介	fpga_feixiang 2020-5-19	41400	大鹏 2020-5-22 16:43
预览汉明码编码实例	fpga_feixiang 2020-5-21	21130	zxopenhl 2020-5-22 16:41
预览汉明码实现原理	fpga_feixiang 2020-5-21	11096	fpga_feixiang 2020-5-21 11:54
预览状态机又有一个状态有计数器，当我把计数器的值调大（999999）的话查看state machi...	ccs 2020-5-20	21073	大鹏 2020-5-20 14:32
预览 m序列的性质	fpga_feixiang 2020-5-19	21038	zhangyukun 2020-5-20 09:11
预览请教个问题，jtag下载的时候TDI线和TDO线上的数据是怎样的	ccs 2020-5-20	11053	ccs 2020-5-20 06:47
预览请问如何进行一个4×4网络的测试呢？有大佬知道吗？从没接触过这个	ccs 2020-5-19	11132	ccs 2020-5-19 19:30