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预览想问一下，vivado里面怎么像ise一样查看工程的最大工作频率呢？	ccs 2019-10-27	01332	ccs 2019-10-27 06:47
预览请问一下大家在模块引脚这样定义 output reg [15:0] aa;这是16个输出引脚吗？	ccs 2019-10-27	01179	ccs 2019-10-27 06:47
预览中值滤波&均值滤波	fpga_feixiang 2019-10-25	01301	fpga_feixiang 2019-10-25 14:12
预览基于MATLAB的均值滤波算法实现	fpga_feixiang 2019-10-25	01429	fpga_feixiang 2019-10-25 14:11
预览问一下，win10自动更新后，modelsim 打不开了	ccs 2019-10-24	01271	ccs 2019-10-24 19:50
预览扩频因子	fpga_feixiang 2019-10-24	01415	fpga_feixiang 2019-10-24 14:39
预览三菱FX2nPLC与昆仑通态（MCGS）无线通讯实例	bluesky 2019-10-24	01262	bluesky 2019-10-24 10:37
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预览请问下，工程里面添加vio，例化了多个，可以吗？	ccs 2019-10-23	01186	ccs 2019-10-23 21:36
预览 m序列的性质	fpga_feixiang 2019-10-23	01315	fpga_feixiang 2019-10-23 14:34
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预览 verilog模块结构	fpga_feixiang 2019-10-21	11399	晓灰灰 2019-10-22 12:18
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预览 verilog运算符及表达式	fpga_feixiang 2019-10-21	11415	晓灰灰 2019-10-22 12:17
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