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预览（1）、在进行组合逻辑电路的分析与设计的时候，如果不考虑逻辑门的延迟时间对电路...	fpga_feixiang 2019-6-4	01182	fpga_feixiang 2019-6-4 16:04
预览什么是“线与逻辑”，在硬件特性上有什么具体要求？	fpga_feixiang 2019-6-4	01220	fpga_feixiang 2019-6-4 16:03
预览基于FPGA的电子琴设计	晓灰灰 2017-12-11	41780	晓灰灰 2019-6-4 15:57
预览煤矸石砖坯内燃卡数仪-哪个煤炭化验机好	kaipingyiqi 2019-6-4	01227	kaipingyiqi 2019-6-4 11:15
预览煤中含磷元素用什么仪器检测-煤含磷量测试仪	kaipingyiqi 2019-6-4	01266	kaipingyiqi 2019-6-4 11:14
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预览基于 FPGA vivado 2017.2 Basys3 信号发生器设计 ...2	晓灰灰 2017-12-27	1114386	大鹏 2019-6-4 11:08
预览关于SOC,SOPC,FPGA,CPLD,ASIC区别和联系	fpga_feixiang 2019-6-3	11211	大鹏 2019-6-4 11:08
预览 SOPC介绍	fpga_feixiang 2019-6-3	11187	zxopenhl 2019-6-4 11:07
预览基于MATLAB的filter的使用，低通、带通和高通滤波器设计	fpga_feixiang 2019-5-29	41367	晓灰灰 2019-6-3 11:37
预览有用过max10 的on-chip flash IP 核的吗？	ccs 2019-6-3	01053	ccs 2019-6-3 10:00
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预览为啥用modelsim se对vhdl编程，老是第一行错误，错误提示，error:vlog 13069	ccs 2019-6-1	01164	ccs 2019-6-1 08:49
预览我现在在学习NIOS ,把SDRAM当作内存读取是正常的。把程序放入SDRAM运行，老是下载...	ccs 2019-6-1	01125	ccs 2019-6-1 08:48
预览请问用qsys生成系统后能不能访问用verilog 的fifo里面的数据，如果可以能用什么方...	ccs 2019-6-1	01333	ccs 2019-6-1 08:47
预览大家有没有碰到过，双口ram有写错某个bit的情况？	ccs 2019-6-1	01212	ccs 2019-6-1 08:43
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