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预览 vhdl和verilog的区别_vhdl和verilog哪个好？	fpga_feixiang 2019-2-27	11413	Sunlife 2019-2-27 18:04
预览各位大佬，请问跑个跑马灯的nios功耗是多少？	ccs 2019-2-26	01282	ccs 2019-2-26 18:23
预览怎么把已有的逻辑约束到一个地方然后保持不动	ccs 2019-2-26	11240	ccs 2019-2-26 18:23
预览请问ise怎么生成IP的example	ccs 2019-2-25	01272	ccs 2019-2-25 10:19
预览 ise中，跑完综合，在哪个报告中可以看时序是否违例，怎样看	ccs 2019-2-25	01181	ccs 2019-2-25 10:18
预览我买的这款芯片是EP4CE6E22C8N，但是软件里面建工程时只有EP4CE6E22C8，可选这个型..	ccs 2019-2-25	01092	ccs 2019-2-25 10:17
预览至芯科技——英特尔 Altera 卓业工程师基地	晓灰灰 2019-2-24	11267	Sunlife 2019-2-24 15:37
预览相位比较器	fpga_feixiang 2019-2-24	01397	fpga_feixiang 2019-2-24 14:50
预览关于锁相环（PLL）必须要知道的事	fpga_feixiang 2019-2-23	21407	晓灰灰 2019-2-24 14:19
预览企业实战 FPGA技能树	晓灰灰 2019-2-23	22707	zhangyukun 2019-2-24 09:44
预览至芯科技宣传册	晓灰灰 2019-2-22	22401	晓灰灰 2019-2-23 11:50
预览分享：IC经典面试题100道	晓灰灰 2019-2-21	41360	大鹏 2019-2-23 09:34
预览印制电路板电镀生产线的维护与保养	艾弗森 2019-2-22	11145	zxopenhl 2019-2-23 09:33
预览 VHDL语言优点	fpga_feixiang 2019-2-22	31462	zhangyukun 2019-2-23 08:52
预览 VHDL语言简介	fpga_feixiang 2019-2-22	11341	大鹏 2019-2-22 14:40
预览为什么ise中的Independent Clocks (RD_CLK, WR_CLK), Built-in FIFO，写使能一直为1，	ccs 2019-2-22	01377	ccs 2019-2-22 10:31
预览如果敏感列表里用的是always@(posedge clk or posedge rst),是否会出现程序跑飞的问题	ccs 2019-2-22	11255	Sunlife 2019-2-22 09:48
预览 fft_real_out_int_n = source_real[9] ? (~source_real[9:0]+1) : source_real;	ccs 2019-2-22	21245	Sunlife 2019-2-22 09:46
预览 VHDL操作符	fpga_feixiang 2019-2-21	11350	zhangyukun 2019-2-22 09:38
预览 VHDL学习笔记	fpga_feixiang 2019-2-21	11445	zhangyukun 2019-2-22 09:38
预览 verilog中的可综合与不可综合	fpga_feixiang 2019-2-20	21598	zxopenhl 2019-2-21 09:23
预览问下大家，有人会vivado时序约束吗	ccs 2019-2-20	01209	ccs 2019-2-20 19:33
预览 DDR3写操作状态机在idle状态，写数据128bit老是发生跳变是怎么回事？	ccs 2019-2-20	01221	ccs 2019-2-20 19:28
预览谁有AR0230的寄存器手册，恳请分享一下，多谢多谢！	ccs 2019-2-20	01171	ccs 2019-2-20 18:50
预览中国发展自主FPGA产业迎来窗口期	月影星痕 2019-2-19	51981	YK168 2019-2-20 15:50
预览资料分享：简历而已	晓灰灰 2019-2-19	32652	zxopenhl 2019-2-20 12:20
预览请教群里大神如何处理adc基线不在零点偏上或者偏下的 FPGA如何去掉信号的直流分量	ccs 2019-2-20	11201	ccs 2019-2-20 11:22
预览想请教个问题，以太网数据包的crc校验是对整个包校验还是对包中的某些数据段校验	ccs 2019-2-20	11359	ccs 2019-2-20 09:26
预览 fpga差分时钟输入，对于幅度和摆幅范围有什么要求？	ccs 2019-2-19	01242	ccs 2019-2-19 17:35
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