Verilog HDL 的顺序块语句

顺序块有以下特点：
1) 块内的语句是按顺序执行的，即只有上面一条语句执行完后下面的语句才能执行。
2) 每条语句的延迟时间是相对于前一条语句的仿真时间而言的。
3) 直到最后一条语句执行完，程序流程控制才跳出该语句块。
顺序块的格式如下：
begin
语句1;
语句2;
......
语句n;
end
或
begin:块名
块内声明语句
语句1;
语句2;
......
语句n;
end
其中：
y 块名即该块的名字，一个标识名。其作用后面再详细介绍。
y 块内声明语句可以是参数声明语句、reg型变量声明语句、integer型变量声明语句、real
型变量声明语句。

Verilog HDL 的顺序块语句

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http://www.fpgaw.com/forum.php?m ... 8&fromuid=59831
(出处: fpga论坛|fpga设计论坛)

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