FPGA中的同步电路设计

步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号
脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。
同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都
是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化
都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端
的电平传到Ｑ输出端。 下面介绍一下建立保持时间的问题。建立时间(ｔｓｕ)是指在触发
器的时钟上升沿到来以前，数据稳定不变的时间。如果建立时间不够，数据将不能在这个
时钟上升沿被打入触发器；保持时间(ｔｈ)是指在触发器的时钟上升沿到来以后，数据稳
定不变的时间。如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足
建立时间和保持时间的要求，否则电路就会出现逻辑错误。建立保持时间时序图如图６所
示。

例如，从Ｄ触发器的Ｑ输出端直接馈给另一触发器的Ｄ输入端时，第一个Ｄ触发器能满足
建立保持时间，但是到第二个Ｄ触发器的延迟就可能不足以满足第二个触发器对保持时间
的要求，此时就会出现逻辑错误，当时钟出现歪斜时错误更加严重。解决办法是在第一个
触发器Ｑ端加一缓冲器，如图７所示。这样就能满足第二个触发器的时序要求。另外还可
采用一个低驱动强度的源Ｄ型触发器而不加缓冲来解决，高的相对扇出有助于改进保持时
间。


同步数字电路系统在当今是占绝对优势的，工程师常用它设计所有能想象到的数字电路，
其频率可以从直流到几ＧＨｚ。同步电路与异步电路相比有以下优点：

(１)同步电路能在温度、电压、过程等参数变化的情况下保持正常的工作，而异步电路的
性能通常和环境温度、工作电压以及生产过程有关。

(２)同步电路具有可移植性，易于采用新技术或更先进的技术，而异步电路很难重用和维
护。

(３)同步电路能简化两个模块之间的接口，而异步电路需要握手信号或令牌标记才能确保
信号的完整性。

(４)用Ｄ触发器或寄存器设计同步电路，可以消除毛刺和同步内部歪斜的数据。而异步电
路就没有这个优点，且很难进行模拟和排错，也不能得到很好的综合。

同步电路也有缺点，因为需要时序器件，它与异步电路相比将会消耗更多的逻辑门资源。
虽然异步电路速度较快且电源消耗较少，但由于现在的FPGA芯片已做到几百万门，故不必
太在意这一点。笔者建议尽量避免用异步电路而采用同步电路进行设计。

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FPGA中的同步电路设计

FPGA中的同步电路设计

对于Verilog语言的一些总结
http://www.fpgaw.com/forum.php?m ... 3&fromuid=58166
(出处: fpga论坛|fpga设计论坛)