VerilogHDL数字钟电路的设计研究

VerilogHDL数字钟电路的设计研究

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Research on the Design of Digital Clock Based on Verilog HDL

作　　者：高忠坚 魏茂金 张锐戈 饶连周

作者机构：[1]三明学院机电工程学院,福建三明365004

出 版 物：《萍乡学院学报》 (萍乡学院学报)

年 卷 期：2016年 第3期

摘　　要：
在QuartusII软件平台上采用电路图和文本文件相结合的方式完成数字钟电路的层次化建模，该电路具有正常显示（计时）、时间调整（校时）、闹铃、秒表等功能。
整个电路最终经FPGA实验板的下载验证表明设计方案切实可行。
本文通过对数字钟层次化设计的详细阐述，旨在使数字系统的学习者掌握基于FPGA的自顶而下的设计思路，又在实例设计中展现出VerilogHDL与C语言编程的不同。

页　　码：27-31页

主 题 词：        数字钟                EDA                数字系统设计                Verilog HDL        FPGA
                digital clock         EDA                 digital system design         Verilog HDL         FPGA

学科分类：G642.0

核心收录：暂无

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