verilog 的module的结构

module的结构
/*
VHDL是由模块组成,嵌在module endmodule之间,其他语句均由 ';'  结束
*/
module add(a,b,c,sum,count);  //模块端口定义
    input [2:0] a,b;        
    input cin;
    output [2:0] sum;      
    output count;           //IO 定义
        //内部变量定义
        assign {count,sum} = a + b + cin;  // 功能定义
endmodule

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verilog 的module的结构

verilog 的module的结构