关于设计与验证VHDL的心得笔记

月影星痕 · 发表于 2019-2-15 10:37:38

《设计与验证》以实例讲解的方式对HDL语言的设计方法进行介绍。全书共分9章，第1章至第3章主要介绍了Verilog HDL语言的基本概念、设计流程、语法及建模方式等内容；第4章至第6章主要讨论如何合理地使用Verilog HDL语言描述高性能的可综合电路；第7章和第8章重点介绍了如何编写测试激励以及Verilog的仿真原理；第9章展望HDL语言的发展趋势。

月影星痕 · 发表于 2019-2-15 10:41:18

............

月影星痕 · 发表于 2019-2-15 10:42:45

连接操作符：
{m，n} ：将m和n连接起来，产生更大的向量
{n{m}} ：将m重复n次

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P36：基数格式的整数为无符号数，如-4'd12=4294967284, 把-12的二进制数看成了无符号数。

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由于连续赋值语句中被赋值的变量在仿真器中不会存储其值，因此该变量是线网类型
(Net) 的，而不是寄存器类塑的。
另外，线网类型的变量可以被多重驱动，也就是说可以在多个连续赋值语句中驱动同一
个线网。
但是寄存器变量就不同了，它不能被不同的行为进程(例如always 语句块)驱动。

月影星痕 · 发表于 2019-2-15 10:43:12

建议使用asslgn 对组合逻辑建模，这是因为assign 语句的连续驱动特点与组合逻辑的行
为非常相似，而且在assign 语句中加延时可以非常精确地模拟组合逻辑的惯性延时。

zhangyukun · 发表于 2019-2-16 09:23:00

关于设计与验证VHDL的心得笔记

zxopenljx · 发表于 2019-9-8 16:42:45

关于设计与验证VHDL的心得笔记

zxopenljx · 发表于 2023-4-24 09:41:25

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