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楼主: CPLD

010夏宇闻教授视频之FPGA设计中verilog模块中的信号(至芯科技FPGA培训视频教程)

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feihu2013 发表于 2017-3-11 21:15:54 | 显示全部楼层
学习FPGA是一件很累的事,但是又觉得很快乐
星坠天际 发表于 2017-3-12 09:24:55 | 显示全部楼层
多谢楼主分享
luomeigang 发表于 2017-8-23 11:14:41 | 显示全部楼层
wire reg信号???
小舍YZ 发表于 2017-10-23 14:49:39 | 显示全部楼层
谢谢楼主分享。。。。。。。。。。。。。。。。。
RZX 发表于 2017-10-23 21:55:38 | 显示全部楼层
感谢楼主大恩大德
soullcy 发表于 2019-1-28 17:18:32 | 显示全部楼层
6222222222222
budaoweng6789 发表于 2019-4-13 11:15:05 | 显示全部楼层
怎么全部都不能看?
gaoyuanweb 发表于 2020-5-12 19:47:19 | 显示全部楼层
谢谢楼主啊
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