静态、动态时序模拟的优缺点

fpga_feixiang · 发表于 2019-6-6 15:31:41

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误.它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径.因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题;

静态时序分析缺点：
1、无法识别伪路径
2、不适合异步电路
3、不能验证功能

大鹏 · 发表于 2019-6-9 15:22:31

静态、动态时序模拟的优缺点

zxopenhl · 发表于 2020-8-16 11:40:43

静态、动态时序模拟的优缺点

大鹏 · 发表于 2022-2-26 12:00:55

静态、动态时序模拟的优缺点

zxopenhl · 发表于 2022-3-2 13:42:01

静态、动态时序模拟的优缺点

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静态、动态时序模拟的优缺点

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