FPGA快速入门-锁相环

FPGA快速入门-锁相环
PLL(Phase Locked Loop)：为锁相回路或锁相环，用来统一整合时脉讯号，使内存能正确的存取资料。PLL用于振荡器中的反馈技术。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
时钟就是FPGA运行的心脏，它的每次跳动必须精准而毫无偏差（当然现实世界中不存在所谓的毫无偏差，但是我们希望它的偏差越小越好）。一个FPGA工程中，不同的外设通常工作在不同的时钟频率下，所以一个时钟肯定满足不了需求；此外，有时候可能两个不同的模块共用一个时钟频率，但是由于他们运行在不同的工作环境和时序下，所以他们常常是同频不同相（相位），怎么办？用PLL呗。当然了，我们的FPGA里面定义的PLL，可不是仅仅只有一个反馈调整功能，它还有倍频和分频等功能集成其中。严格一点讲，我觉得这个PLL实际上应该算是一个FPGA内部的时钟管理模块了。不多说，如图1所示，大家看看PLL内部的功能框图自己体会。

图1  Cyclone IV PLL内部结构
大家记住PLL一个最主要的功能，即能够对输入的基准时钟信号进行一定范围内的分频或者倍频，从而产生多个输出时钟信号供芯片内部的各个功能模块使用。
如图2所示，本实例将用到FPGA内部的PLL资源，输入FPGA引脚上的25MHz时钟，配置PLL使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号，这4路时钟信号又分别驱动4个不同位宽的计数器不停的计数工作，这些计数器的最高位最终输出用于控制4个不同的LED亮灭。由于这4个时钟频率都有一定的倍数关系，所以我们也很容易通过调整合理的计数器位宽，达到4个LED闪烁一致的控制。

图2 基于PLL分频计数的LED闪烁功能框图
cy4.v模块代码解析
         先来看cy4.v模块的代码，它是工程的顶层模块，主要做接口定义和模块例化，一般不会在这个模块中做任何的具体逻辑设计。
         首先是接口部分，只有时钟、复位和8个LED信号。
module cy4(
            input ext_clk_25m, //外部输入25MHz时钟信号
            input ext_rst_n,   //外部输入复位信号，低电平有效
            output[7:0] led    //8个LED指示灯接口   
        );                                                
接着这里申明5个wire类型的信号，所有在不同模块间接口的信号，在它们的上级模块中都必须定义为wire类型，这里有4个不同频率的时钟以及由PLL的lock信号引出的复位信号sys_rst_n。
wire clk_12m5;  //PLL输出12.5MHz时钟
wire clk_25m;   //PLL输出25MHz时钟
wire clk_50m;   //PLL输出50MHz时钟
wire clk_100m;  //PLL输出100MHz时钟
wire sys_rst_n; //PLL输出的locked信号，作为FPGA内部的复位信号，低电平复位，高电平正常工作
    PLL是我们配置的IP核模块，它需要在我们的代码中例化，如下所示。
//-------------------------------------
//PLL例化
pll_controller  pll_controller_inst (
    .areset ( !ext_rst_n ),
    .inclk0 ( ext_clk_25m ),
    .c0 ( clk_12m5 ),
    .c1 ( clk_25m ),
    .c2 ( clk_50m ),
    .c3 ( clk_100m ),
    .locked ( sys_rst_n )
    );
最后4个LED闪烁控制模块的例化，它们的源码都是led_controller.v模块，但它们的名称不一样，分别为uut_led_controller_clk12m5、uut_led_controller_clk25m、uut_led_controller_clk50m、uut_led_controller_clk100m。这样的定义方式最终实现效果不同于软件的函数调用，软件的函数调用只有一个函数，分时复用；而FPGA的这种代码例化却会实现4个完全一样的硬件逻辑。当然了，这4个模块还略有不同，就是两个名称中间的“#(n)”，n有23、24、25和26，这个是输入到led_controller.v模块的一个参数，大家别急，后面我们马上就会提到它。
//-------------------------------------
//12.5MHz时钟进行分频闪烁，计数器为23位                                                        
led_controller  #(23)       uut_led_controller_clk12m5(
                               .clk(clk_12m5),    //时钟信号
                               .rst_n(sys_rst_n), //复位信号，低电平有效
                               .sled(led[0])      //LED指示灯接口   
                           );
//-------------------------------------
//25MHz时钟进行分频闪烁，计数器为24位                                                         
led_controller  #(24)       uut_led_controller_clk25m(
                               .clk(clk_25m),     //时钟信号
                               .rst_n(sys_rst_n), //复位信号，低电平有效
                               .sled(led[1])      //LED指示灯接口   
                           );
//-------------------------------------
//25MHz时钟进行分频闪烁，计数器为25位                                                         
led_controller  #(25)       uut_led_controller_clk50m(
                               .clk(clk_50m),     //时钟信号
                               .rst_n(sys_rst_n), //复位信号，低电平有效
                               .sled(led[2])      //LED指示灯接口   
                           );
//-------------------------------------
//25MHz时钟进行分频闪烁，计数器为26位                                                         
led_controller  #(26)       uut_led_controller_clk100m(
                               .clk(clk_100m),    //时钟信号
                               .rst_n(sys_rst_n), //复位信号，低电平有效
                               .sled(led[3])      //LED指示灯接口   
                           );     
//-------------------------------------                          
//高4位LED指示灯关闭                        
assign led[7:4] = 4'b1111;        
      
endmodule
led_controller.v模块代码解析
         led_controller.v模块代码如下，这里重点注意我们上面刚刚提到的输入参数。在代码中，有“parameter CNT_HIGH = 24;”这样的定义，若是例化这个模块的上层接口中不定义“#(n)”，则表示“parameter CNT_HIGH = 24;”语句生效，若是定义的“#(n)”中的n值与代码中定义的24不同，那么以n为最终值。
module led_controller(
            input clk,      //时钟信号
            input rst_n,    //复位信号，低电平有效
            output sled     //LED指示灯接口   
        );                                                
parameter CNT_HIGH = 24;   //计数器最高位
//-------------------------------------
reg[(CNT_HIGH-1):0] cnt;       //24位计数器      

    //cnt计数器进行循环计数
always @ (posedge clk or negedge rst_n)                                 
    if(!rst_n) cnt <= 0;                                         
    else cnt <= cnt+1'b1;                                       
assign sled = cnt[CNT_HIGH-1];        
endmodule
可以复制上一个实例cy4ex7的整个工程文件夹，更名为cy4ex8。然后在Quartus II中打开这个新的工程。
Cyclone IV的PLL输入一个时钟信号，最多可以产生5个输出时钟，输出的频率和相位都是可以在一定范围内调整的。
         下面我们来看本实例如何配置一个PLL硬核IP，并将其集成到工程中。如图3所示，在新建的工程中，点击菜单“ToolsàMegaWizard Plug-In Manager”。

图3 MegaWizard菜单
如图4所示，选择“Creat a new custom megafunction variation”，然后点击Next。

图4新建IP核向导
接着选择我们所需要的IP核，如图4所示进行设置。
●  在“Select a megafunction from the list below”下面选择IP核为“I/O à ALTPLL”。
●  在“What device family will you be using”后面的下拉栏中选择我们所使用的器件系列为“Cyclone IV E”。
●  在“What type of output file do you want to create?”下面选择语言为“Verilog”。
●  在“What name do you want for the output file?”下面输入工程所在的路径，并且在最后面加上一个名称，这个名称是我们现在正在例化的PLL模块的名称，我们可以给他起名叫pll_controller，然后点击Next进入下一个页面。这里它所在的路径，实际上是我们在工程文件夹cy4ex8下面创建的ip_core文件夹和其下的pll文件夹。

图5选择ALTPLL为IP核
         接着来到了PLL的参数配置页面，如图8.21所示进行设置。然后点击Next进入下一个页面。
●  在“What device speed grade will you be using?”后面选择“8”，即我们使用的器件的速度等级。
●  在“What is the frequency of the inclk0 input?”后面选择“25MHz”，即我们输入到该PLL的基准时钟频率。

图6 PLL的General配置页面
Input/lock页面中，如图8.22所示进行设置，接着点击Next进入下一个页面。
●  勾选“Create an ‘areset’ input to asynchronously reset the PLL”，即引出该PLL硬核的’areset’信号，这是该PLL硬核的异步复位信号，高电平有效。
●  勾选“Create ‘locked’ output”，即引出该PLL硬核的’locked’信号，该信号用于指示PLL是否完成内部初始化，已经可以正常输出了高电平有效。

图7  PLL的input/lock配置页面
Bandwidth/SS、Clock Switchover和PLL Reconfiguration页面不用设置，默认即可。直接进入Ouput Clocks页面，如图8.23所示，这里有5个可选的时钟输出通道，通过勾选对应通道下方的Use this clock选项开启对应的时钟输出通道。可以在配置页面中设置输出时钟的频率、相位和占空比。这里是 C0通道的设置。
●  勾选“Use this clock”，表示使用该时钟输出信号。
●  输入“Enter output clock frequency”为“12.5MHz”，表示该通道输出的时钟频率为12.5MHz。
●  输入“Clock phase shift”为“0 deg”，表示该通道输出的时钟相位为0 deg。
●  输入“Clock duty cycle(%)”为“50.00%”，表示该通道输出的时钟占空比为50%。

图8  PLL的clk c0配置页面
和C0的配置一样，我们可以分别开启并且配置C1、C2、C3，这些时钟虽然这个例程暂时用不上，但是后续的例程将会使用到。
●  C1的时钟频率为25MHz，相位为0deg，占空比为50%。
●  C2的时钟频率为50MHz，相位为0deg，占空比为50%。
●  C3的时钟频率为100MHz，相位为0deg，占空比为50%。
配置完成后，最后在Summary页面，如图8.24所示，勾选上*_inst.v文件，这是一个PLL例化的模板文件，一会我们可以在工程目录下找到这个文件，然后打开它，将它的代码复制到工程中，修改对应接口即可完成这个IP核的集成。

图9 PLL的Summary配置页面
         点击Finish完成PLL的配置。工程中若弹出如图8.25所示的对话框，勾选“Automatically add Quartus II IP Files to all projects”选项后，点击Yes。

图10 添加IP核文件到工程
         此时，我们可以来到pll文件夹下，如图11所示，打开pll_controller_inst.v文件，它是这个PLL IP核的例化模板。

图11 PLL IP核生成文件
         pll_controller_inst.v如图12所示。复制文件中的内容，将()内的信号名改为我们连接到这个模块的接口信号名就可以了。

图12 PLL IP核例化模板