VHDL2选1选择器

library ieee;
use ieee.std_logic_1164.all;   /*IEEE库使用说明*/

ENTITY mux21 IS                                /*器件mux21的外部接口信号书名，port相当于器件的引脚*/
port (a,b: in std_logic;
                  s: in std_logic;
                  y: out std_logic);
end entity mux21;

architecture one of mux21 is        /*器件mux21的内部工作逻辑描述，即为实体描述的器件功能机构*/
begin
        y<=a when s='0' else
                b  when s='1';

end  architecture one;
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verilog数字电压表
http://www.fpgaw.com/forum.php?m ... 8&fromuid=58166
(出处: fpga论坛|fpga设计论坛)

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