门控时钟

门控时钟的设计初衷是实现FPGA的低功耗设计，本文从什么是门控时钟、门控时钟实现低功耗的原理、推荐的FPGA门控时钟实现这三个角度来分析门控时钟。

一、什么是门控时钟

门控时钟技术(gating clock) 是通过在时钟路径上增加逻辑门对时钟进行控制，使电路的部分逻辑在不需要工作时停止时钟树的翻转，而并不影响原本的逻辑状态。在ASIC和FPGA设计中都存在门控时钟的概念（前者应用更广）。

二、门控时钟降低功耗的原理

1. FPGA功耗分类

静态功耗：静态功耗又叫泄漏功耗，它是指电路处于等待或不激活状态时-泄漏电流所产生的功耗。通常由FPGA制造工艺的优化而提升。同一代的FPGA产品中，也有专门的低功耗版本（譬如Intel开发的Cyclone10 GX与Cyclone 10 LP，后者为低功耗版本low power但前者性能更强）。可以在FPGA选型时加以考虑。
动态功耗：是指电容充放电功耗和短路功耗，是由电路的翻转造成的。FPGA中的动态功耗主要体现在元件的电平翻转时对负载电容的充放电及时钟的翻转。

2. 为什么门控时钟可以降低功耗

当系统中某模块电路完成既定任务后（譬如TDC中对BIN的标定等初始化类任务），通过门控时钟使能信号的控制，使得驱动该模块的时钟停止翻转，相应的时序元件不再更新，那么其间的组合逻辑也恢复到静态。此时该模块的功耗相当于静态功耗，从而降低了整个系统的功耗。

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