Verilog HDL 的结构说明语句

Verilog语言中的任何过程模块都从属于以下四种结构的说明语句。
1) initial说明语句
2) always说明语句
3) task说明语句
4) function说明语句
initial和always说明语句在仿真的一开始即开始执行。initial语句只执行一次。相反，always语
句则是不断地重复执行，直到仿真过程结束。在一个模块中，使用initial和always语句的次数是不
受限制的。task和function语句可以在程序模块中的一处或多处调用。

Verilog HDL 的结构说明语句

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