Verilog HDL 的 什么是 RTL 级好的 FSM 描述

首先介绍好的 RTL 级 FSM 的评判标准。其实评判 FSM 的标准很多，这里我们拣选最
重要的几个方面讨论一下。好的 RTL 级 FSM 的评判标准如下：
· FSM 要安全，稳定性高。
所谓 FSM 安全是指 FSM 不会进入死循环，特别是不会进入非预知的状态，而
且由于某些扰动进入非设计状态，也能很快的恢复到正常的状态循环中来。这
里面有两层含义，第一：要求该 FSM 的综合实现结果无毛刺等异常扰动；第
二：要求状态机要完备，即使收到异常扰动进入非设计状态，也能很快恢复到
正常状态。
· FSM 速度快，满足设计的频率要求。
任何 RTL 设计都应该满足设计的频率要求。
· FSM 面积小，满足设计的面积要求。
同理任何 RTL 设计都应该满足设计的面积要求。
· FSM 设计要清晰易懂、易维护。
不规范的 FSM 写法很难让其他人解读，甚至过一段时间后设计者也发现很难
维护。
需要说明的是以上所列的各项标准，特别是前 3 项标准绝不是割裂的，它们直接有紧密
的内在联系。如果读者读过本工作室的其他书籍，应该记得其中花了相当长的篇幅论述
FPGA/CPLD 设计评判的两个基本标准：面积和速度。这里“面积”是指一个设计所消耗
FPGA/CPLD 的逻辑资源数量；“速度”指设计在芯片上稳定运行所能够达到的最高频率。
两者是对立统一的矛盾体，要求一个设计同时具备设计面积最小，运行频率最高，这是不现
实的。科学的设计目标应该是：在满足设计时序要求（包含对设计最高频率的要求）的前提
下，占用最小的芯片面积，或者在所规定的面积下，使设计的时序余量更大，频率更高。
另外，如果要求 FSM 安全，则很多时候需要使用“full case”的编码方式，即将状态转
移变量的所有向量组合情况都在 FSM 中有相应的处理，这经常势必意味着要多花更多的设
计资源，有时也会影响 FSM 的频率。
所以，各条标准要综合考虑，根据设计的要求进行权衡。但是如果各条评判标准发生冲
突时，请按照标准的罗列顺序考虑，前文标准的罗列顺序是根据这些标准在设计中的重要性
排列的，也就是说第一条“FSM 要安全，稳定性高”的优先级最高，最重要；第四条
“FSM 设计要清晰易懂、易维护”的优先级最低，是相对次要的标准。

Verilog HDL 的 什么是 RTL 级好的 FSM 描述