你是用verilog还是vhdl？

weifhfpgapc · 发表于 2011-11-2 22:23:25

工作需要，二者兼顾

zjh6607476 · 发表于 2011-11-25 16:35:49

之前用VHDL，，现在在学Verilog，，，，我身边的人都在用Verilog大家交流起来方便，，，

DALULU2010 · 发表于 2012-5-12 11:27:04

一开始先学的VHDL，后来又接触了verilog. 感觉verilog更精简，同样的程序用verilog代码要少不少。现在偏向学习verilog.

sd6030889 · 发表于 2013-3-20 17:53:46

因为跟C近嘛，verilog...

冷袖子 · 发表于 2013-6-18 18:28:03

vhdl比价严谨不过也相对比较死板，不过像夏宇闻这样的老教授都说verilog语言比vhdl好用，

昵小筑 · 发表于 2014-4-20 14:57:04

Verilog 吧，模块化设计比较容易理解，语句也简单，容易懂些

Foxmail · 发表于 2014-4-27 10:49:27

用的VHDL 在网上看到的教程基本是Verilog 郁闷

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