C语言对 VHDL设计的协同仿真

Modelsim是 Model Technology（Mentor Graphics的子公司）的 HDL 硬件描述语言仿真软件，可以实现 VHDL, Verilog，以及 VHDL-Verilog 混合设计的仿真。除此之外，Modelsim还能够与 C 语言一起实现对 HDL 设计文件的协同仿真。同时，相对于大多数的 HDL 仿真软件来说，Modelsim 在仿真速度上也有明显优势。这些特点使 Modelsim 越来越受到 EDA设计者、尤其是 FPGA 设计者的青睐。
     Modelsim的 FLI接口（即 Foreign Language Interface）提供了C 语言动态链接程序与仿
真器的接口，可以通过 C 语言编程对设计文件进行辅助仿真。
    协同仿真就是利用仿真工具提供的外部接口，用其他程序设计语言（非 HDL 语言，如C 语言等）编程，辅助仿真工具进行仿真。Modelsim 提供了与 C 语言的协同仿真接口。以Windows 平台为例，用户通过 modelsim提供的 C 语言接口函数编程，生成动态链接库，由modelsim调用这些动态链接库进行辅助仿真
   Modelsim 与 C 语言协同仿真一是用于产生测试向量，避免手工编写测试向量的繁琐；二是可以根据程序计算结果自动检查仿真结果正确与否；三是模拟其他模块（如 RAM）的功能，在系统级对设计文件仿真。实际中一般是把一和二结合在一起，用程序产生仿真向量，一方面输出给设计文件作为输入，另一方面由程序本身对该向量计算，把得到的结果与仿真器的输出结果比较，检查逻辑是否正确（图 2）。至于模拟功能，现在已经有一些通用芯片的模拟程序，如 denali 可以模拟 RAM 的功能。另外，用户也可以利用 modelsim 提供的编程接口自己模拟一些芯片的行为，然后与设计文件连接到一起仿真。
C语言对 VHDL设计的协同仿真
    仿真文件的构成如图 3 所示，包括 HDL 文件和动态链接库（即 C 程序）。图中 C 程序对应的 VHDL 文件要负责声明对应的动态连接库文件名及初始化函数，另外还可以给出一些调用参数。动态链接库中用到的输入输出信号也要在对应的 VHDL 文件中声明。
   例如，假定有一个DLL文件名为sim.dll,  对应的初始化函数为sim_init，有输入信号in1，in2，输出信号 out1，out2，可以这样编写对应的 VHDL 文件(sim.vhd)：
  library ieee;
  use ieee.std_logic_1164.all;
entity sim is
port(
  in1  : in std_logic;
  in2  : in std_logic;
  out1  : out std_logic;
  out2  : out std_logic;
);
end entity sim;
architecture dll of sim is
    attribute foreign : string;
attribute foreign of dll : architecture is "sim_init sim.dll”
begin
end;
   仿真时，仿真器对顶层的 HDL 文件进行仿真，并根据各 VHDL 文件的动态链接库声明来调用、执行相应的动态链接库。
动态链接库的程序结构
    modelsim 在仿真时，根据 VHDL 文件的声明，调用 DLL 文件（如 sim.dll）。在 VHDL文件中已经给出了调用文件(sim.dll)和初始化函数名（如 sim_init），modelsim根据这些信息，调用 sim.dll中的 sim_init 函数，完成初始化工作。初始化包括：
1.   初始化全局变量；
2.   设置 VHDL 输入输出信号与 C 程序变量的对应关系；
3.   设置输出信号的一些初始状态（mti_ScheduleDriver）；
4.   设置在仿真器重新仿真（restart）和仿真器退出仿真（quit）等情况下执行的一些函
数（mti_AddRestartCB 和mti_AddQuitCB 等），如释放动态申请的内存等等；
5.   设置敏感表，给出在某些信号发生某些变化（如时钟上升沿等）时执行的函数。
6.   等等。