FPGA的功耗方面

在电子器件中，功率通常被定义为电流做功的量。器件往往将电能转换为热能，但遗憾的是，除非是设计一个加热器或者是电灯泡，否则在大多数应用中热都被认为是无用的。了解FPGA的热动力学原理将有助于设计者选择事半功倍的方法来降低功耗。总功耗是某些类型的低功耗器件以及工艺节点和器件封装特性的函数。
功耗的AC部分(与电路资源相关)是功耗的动态部分。AC功耗与电路资源的工作频率和操作状态，以及电路资源的数量直接成正比。以下等式说明了降低供电电压(最主要的因素)、开关电容、节点的转换频率或信号转换频率是如何影响功耗的。
CMOS：静态与动态。
PStatic相对于PDynamic的功耗随处理节点而变化。在130纳米和90纳米器件中，静态功耗是总功耗的一小部分。例如，假定一个内部逻辑工作频率50MHz、I/O工作频率250MHz的设计实例，在130纳米FPGA(如LatticeECP或LatticeXP系列)中PStatic约为10%，而在90纳米的LatticeECP2或LatticeXP2中则PStatic约为20%。动态的转换操作以及负载电容的充/放电消耗了大部分能量，这在很大程度上是由用户设计来决定的。在65纳米和更小的工艺节点上，这一传统会发生变化。
晶体管物理特性在尺寸较小时会发生变化，这使得静态泄漏非常大。由于晶体管泄漏不断增加，静态功耗成指数增长。静态功耗在65纳米处超过动态功耗。莱迪思(Lattice)半导体公司和其它FPGA供应商主要采用改进制造工艺，以及混合使用不同类型晶体管的方法来处理这些问题。
AC功耗与电路资源的工作频率和操作状态，以及电路资源的数量直接成正比。以上PDynamic等式指出了供电电压(最主要的因素)、开关电容、节点的转换频率以及信号转换频率是如何影响功耗的。
随着FPGA工艺的尺寸在缩小，使得设计者从更小的晶体管和IC裸片所带来的功耗减小中获益。但增加的时钟速度和大尺寸设计往往在某种程度上抵消了这些好处。FPGA结构单元的相关功耗在不同的工艺节点之间也会发生变化。例如，图1a对130纳米LatticeECP和90纳米LatticeECP2/M FPGA的各部分电路资源、走线以及LUT、寄存器、嵌入式存储器块(EBR)等逻辑的动态功耗比例进行了比对。这里假定设计中的逻辑部分利用率为90%、PLL/DLL、存储器、DSP等嵌入式ASIC的利用率为100%，采用混合LVCMOS 1.2V和LVDS 2.5V DDR信号标准的I/O的利用率为80%。