单数分频器verilog-fpga代码

三分频电路：


module clk_div3(clk,reset,divclk);

input  clk;

input  reset;

output reg divclk;reg[1:0] cnt1;

always@(posedge clk or negedge reset)

begin

    if(!reset) cnt1 <=0;

    else if(cnt1 < 2'b10) cnt1<= cnt1 + 1'b1;

    else cnt1 <=0;

endreg[2:0] cnt2;

always@(negedge clk or negedge reset)

begin

    if(!reset) cnt2 <=0;

    else if(cnt2 < 2'b10) cnt2<= cnt2 + 1'b1;

    else cnt2 <=0;

endalways@(*)

begin

     if(cnt2<2'b10 && cnt1<2'b10)  divclk <=1'b1;

     else divclk <=1'b0;

endendmodule
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五分频电路：


module clk_div5(clk,reset,divclk);

input  clk;

input  reset;

output reg divclk;reg[2:0] cnt1;

always@(posedge clk or negedge reset)

begin

    if(!reset) cnt1 <=0;

    else if(cnt1 < 3'd4) cnt1<= cnt1 + 1'b1;

    else cnt1 <=0;

endreg[2:0] cnt2;

always@(negedge clk or negedge reset)

begin

    if(!reset) cnt2 <=0;

    else if(cnt2 < 3'd4) cnt2<= cnt2 + 1'b1;

    else cnt2 <=0;

endalways@(*)

begin

     if(cnt2<3'd3 && cnt1<3'd3)  divclk <=1'b1;

     else divclk <=1'b0;

endendmodule
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七分频电路


module clk_div7(clk,reset,divclk);

input  clk;

input  reset;

output reg divclk;reg[2:0] cnt1;

always@(posedge clk or negedge reset)

begin

    if(!reset) cnt1 <=0;

    else if(cnt1 < 3'd6) cnt1<= cnt1 + 1'b1;

    else cnt1 <=0;

endreg[2:0] cnt2;

always@(negedge clk or negedge reset)

begin

    if(!reset) cnt2 <=0;

    else if(cnt2 < 3'd6) cnt2<= cnt2 + 1'b1;

    else cnt2 <=0;

endalways@(*)

begin

     if(cnt2<3'd4 && cnt1<3'd4)  divclk <=1'b1;

     else divclk <=1'b0;

endendmodule
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只能作为仿真练习，实际工程无用。因为时钟上升下降边沿同时用