【求助】：高手帮忙看看我的vhdl程序问题出在什么地方

HDL · 发表于 2010-6-26 00:43:49

本帖最后由 fpgaw 于 2010-7-18 14:03 编辑

用vhdl编了一个控制cpu接口读写数据的程序。
不知道里面的状态机设置有没有问题
p.s.：可以这样描述一个进程吗？ncpu_rdy_reg不是周期信号，我想取他的下降沿。
process(np_sp_clk_reg ,ncpu_rdy_reg)
begin
if rising_edge(np_sp_clk_reg) or falling_edge(ncpu_rdy_reg) then
present_state<=next_state;
end if；
end process；

ngtim · 发表于 2010-6-26 01:29:12

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 
use IEEE.STD_LOGIC_ARITH.ALL; 
use IEEE.STD_LOGIC_UNSIGNED.ALL; 
 
entity test is 
    port (      
        nCPU_RDY:    in std_logic;                                                       
        NP_SP_CLK    : in std_logic;                          
        nIF_SP_RESET : in std_logic;                                                
        nCPU_CS      :    out std_logic;                        
        CPU_D        : inout std_logic_vector(31 downto 0);        
                     CPU_A        : out std_logic_vector(10 downto 0);        
                     nCPU_RD      : out std_logic;                        
        nCPU_WR      : out std_logic;                        
        nCPU_WIDTH  : out std_logic_vector(1 downto 0);        
        nCPU_BADD  : out std_logic_vector(1 downto 0);        
        RJ_LED_Y     : out std_logic_vector(3 downto 0);             
                     RJ_LED_G     : out std_logic_vector(3 downto 0);          
                     RJ_LEDA_G    : out std_logic_vector(3 downto 0);       
                     RJ_LED_EN : out std_logic                                                   
           ); 
end test; 
 
architecture rtl of test is 
type state_type is (idle,wr_add,wr_cs_assert,wr_wr_assert,wr_data,wr_wr_deassert,judge_wr_rdy,wr_cs_deassert,wr_data_deassert,rd_cs_assert,rd_rd_assert,rd_fetch_data,judge_rd_rdy,rd_wait_deassert,rd_rd_deassert,rd_cs_deassert); 
 
signal  present_state,next_state : state_type; 
signal  read_data_reg : std_logic_vector(31 downto 0); 
 
signal ready : std_logic;         --ready for write and read 
 
 
begin 
 
                                        nCPU_WR<='1'; 
                        nCPU_RD<='1'; 
                        nCPU_CS<='1'; 
                        CPU_A<="11111111111"; 
                        CPU_D<="00000000000000000000000000000000"; 
 
                                                  nCPU_WIDTH<="11";              --32-bit mode 
                                                 nCPU_BADD<="00";                --little endian [31:0] 
                                                  ready<='1'; 
-----------------write and read-------------------- 
process(present_state,ready,CPU_D,nCPU_RDY, nIF_SP_RESET)        
begin 
          --need initial state 
          if nIF_SP_RESET = '0' then 
                    next_state<=idle; 
         else 
        
        case present_state is 
                when idle => 
                        if ready='1' then 
                                next_state<=wr_add; 
                        else 
                                next_state<=idle; 
                        end if; 
                when wr_add => 
                        CPU_A<="10100000001";       
                        next_state<=wr_cs_assert; 
                when wr_cs_assert => 
                        nCPU_CS<='0'; 
                        next_state<=wr_wr_assert; 
                when wr_wr_assert => 
                        nCPU_WR<='0'; 
                        next_state<=wr_data; 
                when wr_data =>                        
                        CPU_D<="00000000000000000000000000001111";       
                        next_state<=wr_wr_deassert; 
                when wr_wr_deassert => 
                        nCPU_WR<='1'; 
                        next_state<=judge_wr_rdy; 
                when judge_wr_rdy => 
                        if nCPU_RDY='0' then 
                                next_state<=wr_cs_deassert; 
                        else 
                                next_state<=judge_wr_rdy; 
                        end if; 
                when wr_cs_deassert => 
                        nCPU_CS<='1'; 
                        next_state<=wr_data_deassert; 
                when wr_data_deassert => 
                        CPU_D<="00000000000000000000000000000000"; 
                when  rd_cs_assert => 
                        nCPU_CS<='0'; 
                        next_state<=rd_rd_assert; 
                when rd_rd_assert => 
                        nCPU_RD<='0'; 
                        next_state<=rd_fetch_data; 
                when rd_fetch_data => 
                        read_data_reg<=CPU_D; 
                        next_state<=judge_rd_rdy; 
                when judge_rd_rdy => 
                        if nCPU_RDY='0' then 
                                next_state<=rd_wait_deassert; 
                        else 
                                next_state<=judge_rd_rdy; 
                        end if; 
                when rd_wait_deassert => 
                        next_state<=rd_rd_deassert; 
                when rd_rd_deassert => 
                        nCPU_RD<='1'; 
                        next_state<=rd_cs_deassert; 
                when rd_cs_deassert => 
                        nCPU_CS<='1'; 
                        ready<='0'; 
                        next_state<=idle; 
                when others => 
                        next_state<=idle; 
        end case; 
        end if; 
end process; 
 
process(NP_SP_CLK，nCPU_RDY) 
begin 
        if rising_edge(NP_SP_CLK) or falling_edge(nCPU_RDY) then 
                present_state<=next_state; 
        end if; 
end process; 
                
-----------------------------------------------decode---------------------------------- 
        RJ_LED_EN<='0'; 
        RJ_LED_Y<=read_data_reg(1 DOWNTO 0) &read_data_reg(7 DOWNTO 6) ; 
        RJ_LED_G<=read_data_reg(5 DOWNTO 4) &read_data_reg(3 DOWNTO 2); 
                     RJ_LEDA_G<="1111"; 
 
        
        
end rtl;

UFP · 发表于 2010-6-26 01:55:25

问题解决了 
原来是在同一个进程里面不能出现两个时钟沿触发 
当然这个程序还有其他的bug 
不过还没有解决 
再接再厉啦

ANG · 发表于 2010-6-26 03:33:05

我开始的时候也经常碰到这种问题

		自动登录	找回密码
密码			我要注册

【求助】：高手帮忙看看我的vhdl程序问题出在什么地方

站长推荐 /1