单进程状态机的设计

encounter · 发表于 2010-6-26 00:08:51

本帖最后由 fpgaw 于 2010-11-19 06:36 编辑

library ieee;
use ieee.std_logic_1164.all;
entity adcint is
port(d:in std_logic_vector(7 downto 0);
 clk,eoc:in std_logic;
 ale,start,oe,adda,lock0 : out std_logic;
 q : out std_logic_vector(7 downto 0));
end adcint;
architecture be of adcint is
type states is (st0,st1,st2,st3,st4);
signal p_state:states:=st0;

signal lock :std_logic;
begin
adda<='1';

lock0<=lock;
com:process(p_state,eoc,clk,lock)
begin
if clk'event and clk='1' then
case p_state is
 when st0=>ale<='0';start<='0';lock<='0';oe<='0';
p_state<=st1;
 when st1=>ale<='1';start<='1';lock<='0';oe<='0';
 p_state<=st2;
 when st2=>ale<='0';start<='0';lock<='0';oe<='0';
if(eoc='1') then p_state<=st3;
else p_state<=st2;
end if;
 when st3=>ale<='0';start<='0';lock<='0';oe<='1';
p_state<=st4;
 when st4=>ale<='0';start<='0';lock<='1';oe<='1';
p_state<=st0;

 when others=>p_state<=st0;
 end case;
 end if;
if lock='1' and lock'event then q<=d;
end if;
 end process;
end be;

usb · 发表于 2010-6-26 00:41:35

状态机的 DO 文件怎么写哟,  帮我写一下这个程序,做个例子library ieee; 
use ieee.std_logic_1164.all; 
 
ENTITY StateMachine IS 
 
    PORT(clock,x : IN BIT; z : OUT BIT); 
END StateMachine; 
------------------------------------------------- 
ARCHITECTURE using_wait OF StateMachine IS 
 
TYPE state_type IS (s0,s1,s2,s3); 
 
BEGIN 
  &nbsp

ROCESS 
 
      VARIABLE state : state_type := s0; 
 
   BEGIN 
 
      WAIT UNTIL (clock'EVENT AND clock = '1'); 
         CASE state IS 
            WHEN s0 => IF x = '0' THEN 
                           state := s0; 
                           z <= '0'; 
                       ELSE 
                           state := s2; 
                           z <= '1'; 
                       END IF; 
            WHEN s2 => IF x = '0' THEN 
                           state := s2; 
                           z <= '1'; 
                       ELSE 
                           state := s3; 
                           z <= '0'; 
                       END IF; 
            WHEN s3 => IF x = '0' THEN 
                           state := s3; 
                           z <= '0'; 
                       ELSE 
                           state := s1; 
                           z <= '1'; 
                       END IF; 
            WHEN s1 => IF x = '0' THEN 
                           state := s0; 
                           z <= '0'; 
                       ELSE 
                           state := s2; 
                           z <= '0'; 
                       END IF; 
             
         END CASE; 
   END PROCESS; 
END using_wait;

usd · 发表于 2010-6-26 02:15:58

什么是状态机的 DO 文件？我没有听说过啊，我是刚学状态机的。

ANG · 发表于 2010-6-26 02:46:22

你这些代码是VHDL写的吧，没研究过VHDL

VVIC · 发表于 2010-6-26 03:09:34

学习中…… 
学习中……

longt · 发表于 2010-6-26 03:17:50

怎么有两个时钟信号啊???

usb · 发表于 2010-6-26 03:46:02

if lock='1' and lock'event then q<=d;和状态转移逻辑放在同一个进程中是错误的，你前面先用clk inputs等去生成 lock，随后你又想立刻捕捉其沿边，在VHDL里面对一个信号的赋值只有当进程结束时才会有效，因此如果你想利用lock的沿边的话肯定要那到外面来处理，但是我觉得这样的代码很危险，时序也许很可怕

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